「parallel processing architecture」を含む例文一覧(18)
- PARALLEL VIDEO PROCESSING ARCHITECTURE
パラレルビデオ処理アーキテクチャ - 特許庁 - Architecture for calculating particle interaction uses various parallel processing.
粒子相互作用を計算するためのアーキテクチャは種々の並行処理を用いる。 - 特許庁 - ARCHITECTURE OF PARALLEL COMPUTERS AND INFORMATION PROCESSING UNIT USING THE SAME
並列コンピュータのアーキテクチャおよびこのアーキテクチャを利用した情報処理ユニット - 特許庁 - To provide a computer architecture capable of realizing an extremely high speed parallel processing in a distributed memory type.
分散メモリー型において、著しく高速な並列処理を実現可能なコンピュータアーキテクチャを提供する - 特許庁 - DOUBLE-MODE VLIW ARCHITECTURE FOR IMPARTING SOFTWARE CONTROL VARIABLE MIX OF INSTRUCTION LEVEL AND TASK LEVEL PARALLEL PROCESSING
命令レベル及びタスクレベル並行処理のソフトウェア制御可変ミックスを与える２重モ—ドＶＬＩＷア—キテクチャ - 特許庁 - A logic circuit includes a TLB architecture 646 for processing a storage operation in parallel with a small and high speed integral load transformation look aside buffer(TLB) architecture 610.
論理回路は小さく高速な整数ロード変換ルックアサイドバッファ（ＴＬＢ）アーキテクチャ（６１０）と並列に、記憶動作を処理するＴＬＢアーキテクチャ（６４６）を含む。 - 特許庁 - The graphics processing unit can efficiently carry out cryptographic processing because it has an architecture that is configured to handle a large number of parallel processes.
グラフィック処理ユニットは、多数の並列処理を取り扱うようにコンフィギュレーションされているアーキテクチャーを有するので、暗号処理を効率的に実施することができる。 - 特許庁 - A chamber monitoring system may include a parallel architecture in which a single sensor control system is coupled to a number of different processing chamber control board sensor lines.
チャンバ監視システムは、単一のセンサコントロールシステムが多数の異なる処理チャンバコントロールボードセンサ線に連結された並列アーキテクチャを含む。 - 特許庁 - To provide a system, method, and computer program product for performing a scan operation on a sequence of single-bit values using a parallel processing architecture.
並行処理アーキテクチャを使用して単一ビット値のシーケンスに対してスキャン演算を実施するためのシステム、方法及びコンピュータ製品を提供すること。 - 特許庁 - Besides, a method of a coarse grain parallel processing by Open MP being a standard API for main storage sharing type multi-processor (SMP) architecture is proposed through the use of circuit division in the method.
さらに本手法を回路分割を用いて、主記憶共有型マルチプロセッサ(SMP)アーキテクチャ用の標準APIであるOpenMPにより粗粒度並列処理する手法を提案する。 - 特許庁 - Additionally, in response to the scan operation instruction, a scan operation is performed on a sequence of single-bit values using a parallel processor architecture with a plurality of processing elements.
さらに、スキャン演算命令に応答して、スキャン演算が、複数の処理要素を備えた並列プロセッサアーキテクチャを使用して、単一ビット値のシーケンスに対して実施される。 - 特許庁 - The block parallel decoding algorithm and the decoder architecture corresponding to the algorithm employ a set of interconnected processing nodes configured in the form of a probability dependent graph.
ブロック並列復号化アルゴリズムおよび対応する復号化器アーキテクチャは、確率依存グラフの形で構成される１組の相互接続される処理ノードを用いる。 - 特許庁 - Japanese chip makers which formed the Parallel Processing RAM (PPRAM) consortium to investigate a scalable DRAM architecture with integrated logic to remedy growing bus bandwidth constraints
バス帯域幅制約の拡大を軽減すべく, 集積ロジックをもったスケーラブルなDRAMアーキテクチャを研究するコンソーシアム, PPRAM(並列処理RAM)コンソーシアムを結成した日本のチップメーカ達 - コンピューター用語辞典 - To provide a parallel data processing apparatus for conquering a problem that, when it is necessary for a system to process a plurality of relatively small data item groups, the processing becomes inefficient in an SIMD (Single Instruction Multiple Data) architecture.
ＳＩＭＤアーキテクチャは、システムが多数の相対的に小さいデータ項目グループを処理しなければならないときには非効率となる問題を克服する並列データ処理装置を提供することを目的とする。 - 特許庁 - To provide a multiprocessor array architecture which can provide a high degree of connectivity between processing elements within parallel arrays of processors while minimizing the wiring required to interconnect the processing elements and minimizing the communications latency encountered by inter-PE communications.
プロセッサの並列アレイ内の処理エレメント間に高度の接続性を提供し、同時に、処理エレメントを相互接続するために必要な配線を最小限化し、かつＰＥ間通信が遭遇する通信待ち時間を最小限化することが可能な重プロセッサアレイのアーキテクチャを提供する。 - 特許庁 - A parallel array architecture for a graphics processor includes: a multithreaded core array including a plurality of processing clusters, each processing cluster including at least one processing core for executing a pixel shader program that generates pixel data from coverage data; a rasterizer for generating coverage data for each of a plurality of pixels; and pixel distribution logic for distributing the coverage data from the rasterizer to one of the processing clusters in the multithreaded core array.
グラフィックスプロセッサの並列アレイアーキテクチャは、複数の処理クラスタを含み、各処理クラスタがカバレッジデータから画素データを生成するピクセルシェーダープログラムを実行する少なくとも１個の処理コアを含む、マルチスレッド型コアアレイと、複数の画素のうちの１画素毎にカバレッジデータを生成するラスタライザと、ラスタライザからマルチスレッド型コアアレイ中の処理クラスタのうちの１つにカバレッジデータを配信する画素分配ロジックとを含む。 - 特許庁 - To provide a system change-over function of minimizing deterioration in the processing performance of a whole system even after system change-over when a fault occurs without requiring resources exclusive for waiting in a non-operation state in normal time concerning a database management system, especially, a parallel database management system using shared nothing architecture.
データベース管理システム、特に、Shared Nothingアーキテクチャを用いた並列データベース管理システムにおいて、通常時未稼動状態である待機専用のリソースを必要とせず、障害発生時の系切り替え後においても、システム全体の処理性能劣化を最小限に抑える系切り替え機能を提供する。 - 特許庁 - To provide a system switching function for minimizing deterioration in processing performance of the whole system even after system switching at the occurrence of a fault without requiring a resource exclusive for standby which is normally in an unoperated state in a database management system, particularly, a parallel database management system using Shared Nothing architecture.
データベース管理システム、特に、Shared Nothingアーキテクチャを用いた並列データベース管理システムにおいて、通常時未稼動状態である待機専用のリソースを必要とせず、障害発生時の系切り替え後においても、システム全体の処理性能劣化を最小限に抑える系切り替え機能を提供する。 - 特許庁
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