an economic theory called the {theory of purchasing power parity}
購買力平価説という経済理論 - EDR日英対訳辞書
the new value of currency, called the new parity value
新平価という,新貨幣の金価値 - EDR日英対訳辞書
fluctuation range of an exchange rates between two countries called {parity grid}
パリティーグリッドという,2国間の為替相場変動幅 - EDR日英対訳辞書
In odd parity, the sum of the bits must be odd.
奇数パリティーでは, ビットの和は奇数でなければならない - 研究社 英和コンピューター用語辞典
the action of checking the movement of data within a computer called a parity check
コンピューター内のデータの移動時に記憶誤りの有無を検査すること - EDR日英対訳辞書
method of computing the exchange rates called {absolute purchasing power parity}
絶対的購買力平価説という,為替相場算出に関する考え方 - EDR日英対訳辞書
a theory of exchange rate calculation called {relative purchasing power parity theory}
相対的購買力平価説という,為替相場算出に関する考え方 - EDR日英対訳辞書
a monetary relationship that is calculated between the value of two different currencies called parity 2つの通貨の平価の関係から算出される,通貨と通貨との関係 - EDR日英対訳辞書
PARITY CIRCUIT パリティ回路 - 特許庁
PARITY SIGNAL GENERATOR パリティ信号生成装置 - 特許庁
PARITY GENERATING METHOD パリティ生成方法 - 特許庁
PARITY CHECK DECODING DEVICE パリティ検査復号装置 - 特許庁
PARITY CHECK CIRCUIT パリティチェック回路 - 特許庁
PARITY CIRCUIT AND PARITY BIT GENERATING METHOD パリティ回路、及びパリティビット生成方法 - 特許庁
PARITY CHECK SYSTEM AND PARITY CHECK METHOD パリティチェック方式及びパリティチェック方法 - 特許庁
A parity arithmetic unit 6 generates a parity bit. パリティ演算部6は、パリティビットを生成する。 - 特許庁
A memory 17 for parity stores a parity bit from a parity operation result. パリティ用メモリ17はmビットのパリティ演算結果によりパリティビットを記憶する。 - 特許庁
A parity error correcting section corrects the error of the first parity code by using the second parity code. パリティエラー訂正部は、第1パリティコードのエラーを第2パリティコードを用いて訂正する。 - 特許庁
the number has odd parity この数は奇数パリティである - コンピューター用語辞典
the tape is written in even parity テープは偶数パリティで書かれる - コンピューター用語辞典
to test the parity of ~
~のパリティ検査を行なう - コンピューター用語辞典
PARITY PREDICTION CIRCUIT FOR FULL ADDER 全加算器用のパリティ予測回路 - 特許庁
DATA/PARITY BIT READING METHOD データ/パリティビット読出し方法 - 特許庁
METHOD FOR EXECUTING PARITY OPERATION パリティ演算を実行する方法 - 特許庁
PARITY ERROR MONITORING SYSTEM パリティエラー監視方式 - 特許庁
PARITY CHECK VERIFYING CIRCUIT パリティチェック検証回路 - 特許庁
Then, a parity data generation means 2 generates new parity data. 次に、パリティデータ生成手段2が、新たなパリティデータを生成する。 - 特許庁
The data processing section 25 stores parity sectors in a parity storage section 26. データ処理部25はパリティセクタをパリティ格納部26に格納する。 - 特許庁
To restore parity data when parity illicitness is caused. パリティ不正が発生した場合にパリティデータを復旧できるようにする。 - 特許庁
The controller includes a parity update part and a parity writing part. コントローラは、パリティ更新部と、パリティ書込部とを備える。 - 特許庁
A vertical parity generating circuit 6 operates vertical parity bits as to each row of the above data, a horizontal parity generating circuit 8 operates horizontal parity bits as to the vertical parity bits outputted from the vertical parity generating circuit 6, and a comparison circuit 10 compares the vertical parity bits added to the above data with the horizontal parity bits outputted from the horizontal parity generating circuit 8. 垂直パリティ生成回路6は、上記データの各列についての垂直パリティビットを演算し、水平パリティ生成回路8は、垂直パリティ生成回路6の出力である垂直パリティビットについての水平パリティビットを演算し、比較回路10は、上記データに付加された垂直パリティビットと水平パリティ生成回路8の出力である水平パリティビットとを比較する。 - 特許庁
A 'row - diagonal' (R-D) parity technique, which reduces overhead of computing diagonal parity for a storage array, computes the diagonal parity along diagonal parity sets that collectively span all data disks and a row parity disk of the array. ストレージアレイの対角パリティ計算のオーバヘッドを低減する「行−対角」(R−D)パリティは、アレイのすべてのデータディスク及び行パリティディスクにわたる対角パリティ集合に沿って計算される。 - 特許庁
At the writing side of an FIFO memory 2, a parity generating part 1 alternately generates odd-numbered parity/even-numbered parity for each frame. FIFOメモリ2の書込み側において、パリティ生成部1はフレーム毎に奇数パリティ・偶数パリティを交互に生成する。 - 特許庁
A puncture processing section 90 performs puncture processing on a parity sequence resulting from combining the first parity sequence and the second parity sequence. パンクチャ処理部90は、第1のパリティ系列と第2のパリティ系列とを組み合わせたパリティ系列に対してパンクチャ処理を実行する。 - 特許庁
When the sum parity is an even number, the parity of one of the transform coefficients in the block is inverted to generate a parity inversion transform coefficient. 和のパリティが偶数のときは、ブロック内の変換係数のうちの1つのパリティを反転し、パリティ反転変換係数を生成する。 - 特許庁
Since the parity data is generated by a parity generation circuit 16, it is difficult to write a desired pattern to the parity cell array PCA. パリティデータは、パリティ生成回路16により生成されるため、所望のパターンをパリティセルアレイPCAに書き込むことは難しい。 - 特許庁
FEC arithmetic circuits 141-143 calculate parity data from the input data and the padding and accumulate the parity data in a parity accumulation circuit 150. FEC演算回路141〜143は、入力データおよびパディングからパリティデータを演算してパリティ蓄積回路150に蓄積する。 - 特許庁
When a write access occurs, a parity processing circuit writes the parity bit generated by the parity generation circuit into a memory. 書き込みアクセス時、パリティ処理回路は、パリティ生成回路によって生成されたパリティビットをメモリに書き込む。 - 特許庁
Each parity bit constituting a second parity code is common to all the bits of the first parity code which are accessed at the same time. 第2パリティコードを構成する各パリティビットは、一度にアクセスされる第1パリティコードの全ビットに共通である。 - 特許庁