「phy-2」を含む例文一覧(28)
- The MUX-PDUs have variable sizes and are mapped to PHY packets such that (1) each MUX-PDU that is smaller than the PHY packet size is sent in one PHY packet and (2) each MUX-PDU that is larger than the PHY packet size is sent in a minimum number of PHY packets.
ＭＵＸ−ＰＤＵは、可変サイズであり、ＰＨＹパケットサイズより（１）小さい各ＭＵＸ−ＰＤＵは１つのＰＨＹパケットで、（２）大きい各ＭＵＸ−ＰＤＵは最小数のＰＨＹパケットで送られるように、ＰＨＹパケットに対してマッピングされる。 - 特許庁 - To accurately count the number of transmission/reception cells on a utopia level 2 bus for each PHY.
ユートピア レベル２ バス上の送受信セル数を、ＰＨＹ毎に正確にカウントすることを可能とする。 - 特許庁 - A frame 101 from a client 3(1) is transmitted to a transit time fixing apparatus 2 via a PHY 22(1) that is a port.
クライアント３（１）からのフレーム１０１は、ポートであるＰＨＹ２２（１）を通じて通過時間固定装置２に送信される。 - 特許庁 - The PHY circuit 52 uses the clock signal CL2 to detect a data packet from a root complex device 2 in the L1 state.
ＰＨＹ回路５２は、Ｌ１ステートにおいて、クロック信号ＣＬ２を用いてルートコンプレックスデバイス２からのデータパケットを検出する。 - 特許庁 - A self buffer memory 12 stores the ATM cell switched by an ATM switching function part 11 at every PHY layer function part 2.
セルバッファメモリ１２は、ＡＴＭスイッチング機能部１１によりスイッチングされたＡＴＭセルを、各ＰＨＹレイヤ機能部２毎に格納する。 - 特許庁 - A cell counter 14 counts the ATM cells at every PHY layer function part 2 stored in the cell buffer memory 12 as the number of stand-by cells.
セルカウンタ１４は、セルバッファメモリ１２に格納された各ＰＨＹレイヤ機能部２毎のＡＴＭセルを待機セル数としてカウントする。 - 特許庁 - A UTOPIA control circuit 110 transmits and receives cells to and from a selected PHY layer device according to the regulations of a UTOPIA level 2.
ＵＴＯＰＩＡ制御回路１１０は、ＵＴＯＰＩＡレベル２の規定により、選択されたＰＨＹレイヤデバイスとセルの送受信をする。 - 特許庁 - The receiver 2 has an ACK transmitting part 24 which transmits ACK to PHY which receives data which becomes an opportunity for transmitting ACK.
受信機２は、ＡＣＫを送信する契機となったデータを受信したＰＨＹにＡＣＫを送信するＡＣＫ送信部２４を有する。 - 特許庁 - A PHY circuit 2 is reset in response to the reset signal PERST#, and the link controller 31 is reset in response to the internal reset signal PERST2.
ＰＨＹ回路２は、リセット信号ＰＥＲＳＴ＃に応答してリセットされ、リンクコントローラ３１は、内部リセット信号ＰＥＲＳＴ２に応答してリセットされる。 - 特許庁 - An input selector 11 references a header of an ATM cell received from input side physical layer protocols (PHY) 2-1 to 2-k and discriminates whether or not its VPI/VCI value requires rewriting.
入力側のＰＨＹ２−１〜２−ｋから入力選択器１１に入力されたＡＴＭセルはそのヘッダが参照され、ＶＰＩ／ＶＣＩ値の書換えが必要か否かが判定される。 - 特許庁 - To provide a cell transmission control circuit having a simple configuration, that can prevent ATM cell abort, in a system employing a UTOPIA(universal test and operations PHY interface for ATM) level 2 bus.
ＵＴＯＰＩＡレベル２バスを使用したシステムにおいて、ＡＴＭセル廃棄を防止し得る簡単な構成のセル送信制御回路を得る。 - 特許庁 - A PHY device 2 controls the output of the payload data to an RDAT based on the FIFO information to be received through the RSTAT and the TDAT.
ＰＨＹデバイス２は、ＲＳＴＡＴ及びＴＤＡＴを介して受信されるＦＩＦＯ情報に基づいて、ＲＤＡＴへのペイロードデータの出力を制御する。 - 特許庁 - The MAC address of a frame outputted from the receiving part of the PHY part 14 is extracted by an MAC bridge part 12, and stored in a memory (2) 16.
一方、１００Ｂ−ＦＸ ＰＨＹ部１４の受信部から出力されたフレームのＭＡＣアドレスは、ＭＡＣブリッジ部１２で抽出され、メモリ（２）１６に記憶される。 - 特許庁 - The ATM switch 1 monitors cell transmission/reception signal from the PHYs 2-4 to decide to/from which of the PHYs 2-4 the cell transmission/reception is made, the control data generated on the basis of this decision are added to cells and transmitted to the 1st stage PHY 2.
ＡＴＭスイッチ１はＰＨＹ２〜４からのセル送受信信号を監視して、いずれのＰＨＹ２〜４とセルの送受信を行うかを決定し、この決定に基づいて作成した制御データをセルに付加して初段のＰＨＹ２に送信する。 - 特許庁 - To transmit data to a plurality of physical layer protocols PHY having a UTOPIA 1 interface from an ATM layer chip with a universe test and operation physical layer interface for ATM UTOPIA level 2 interface.
ＵＴＯＰＩＡレベル２インタフェースを有する１つのＡＴＭレイヤｃｈｉｐより、ＵＴＯＰＩＡレベル１インタフェースを有する複数のＰＨＹに対しデータの送信を可能とする。 - 特許庁 - To provide a UTOPIA(UNIVERSAL TEST AND OPERATIONS PHY INTERFACE FOR ATM) level 1/level 2 conversion system and its conver sion circuit in ATM multiplexer, which can reduce the circuit area considerably and simplify circuits.
大幅な回路面積削減および回路の簡素化ができるＡＴＭ多重装置におけるＵＴＯＰＩＡレベル１／レベル２変換システムおよびその変換回路を提供する。 - 特許庁 - To provide a shaping system utilizing hand-shake control of a ULOPIA level 2 interface that can reduce a scale of hardware such as a memory and shape cells in the unit of VP, VC and PHY.
ＵＴＯＰＩＡレベル２インタフェースのハンドシェーク制御を利用したシェーピング方式により、メモリ等のハードウエア規模を削減し、ＶＰ、ＶＣ、及びＰＨＹ単位のシェーピングを行う。 - 特許庁 - When a switch SW2 is turned on by off-hooking during power feeding stop period, the electric charges accumulated in the capacitor 14b operate a PHY peripheral circuit 13, to establish a link to the power feeding hub 2.
給電停止期間中のオフフックによりスイッチＳＷ２がオンになると、コンデンサ１４ｂに蓄積された電荷によりＰＨＹ周辺回路１３を動作させ、給電ハブ２との間のリンクを確立する。 - 特許庁 - A PHY part 11 detects a fault in a physical layer, and an LF/RF detecting part 12 changes a port status table 21 to be referred to by a layer 2 switch 30 based upon a status of fault occurrence.
ＰＨＹ部１１は物理層での障害検出を行い、ＬＦ／ＲＦ検出部１２は、障害発生の状態に基づきレイヤ２スイッチ３０が参照するポート状態テーブル２１を変更する。 - 特許庁 - Each of the communication control units 2, 4 has a PHY processing unit 5a, 5b for performing processing of a packet physical layer and a MAC processing unit 6a, 6b for performing processing of a packet MAC layer.
通信制御部２及び４は、それぞれ、パケットの物理層の処理を行うＰＨＹ処理部５ａ及び５ｂと、パケットのＭＡＣ層の処理を行うＭＡＣ処理部６ａ及び６ｂとを備える。 - 特許庁 - In acquiring a resource needed to perform transfer on the bus, a PHY layer 1 connected to the bus a LINK layer 2, a transaction layer 4 and a resource processor 3 for performing acquisition control of the resource with the respective layers are arranged.
バス上で転送を行うのに要するリソースを取得する際、バスに接続されるＰＨＹレイヤ１と、ＬＩＮＫレイヤ２と、トランザクション・レイヤ４と、各レイヤとの間にリソースの取得制御を行うリソース処理装置３とを有する。 - 特許庁 - In response to an interruption signal generated upon switching from the nonlink state to the link state, content in a register 20 of the PHY 2, i.e. a duplex mode determined through automatic negotiation with a link partner B, is read in by a CPU core 10.
ＣＰＵコア１０は、非リンク状態からリンク状態に切り替わったときに生じる割り込み信号に応答してＰＨＹ２のレジスタ２０の内容、つまりリンクパートナーＢとの自動ネゴシエーションで決定したデュプレックスモードを読み込む。 - 特許庁 - Each control signal of a UTOPIA bus 2, for connecting an ATM layer device 1 to a PHY layer device 3, is shared by reception side processing and transmission side processing, and the transmission side processing and the reception side processing are switched alternately through time-division.
ＡＴＭレイヤデバイス１とＰＨＹレイヤデバイス３との間を接続するＵＴＯＰＩＡバス２の各制御信号を受信側処理と送信側処理とで共用し、送信側処理と受信側処理とを時分割で交互に切り替える。 - 特許庁 - Provided are an LED 1 which illuminates when digital signals are sent and received between a PHY chip 15 and a LINK chip 14 and an LED 2 which illuminates when digital signals are sent and received between the LINK chip 14 and a CPU 11.
ＰＨＹチップ１５とＬＩＮＫチップ１４との間でディジタル信号が送受信されているときに点灯するＬＥＤ１と、ＬＩＮＫチップ１４とＣＰＵ１１との間でディジタル信号が送受信されているときに点灯するＬＥＤ２とを設けた。 - 特許庁 - The second radio base station 1B comprises: an RLP section 13B, an SP section 14B and an RP section 15B for inserting an RLP header, an SP header, and an RP header to a packet to be transmitted to the radio terminal 2; and a packet consolidation protocol (PCP)/MAC/PHY section 16B for transmitting the transferred packet to the radio terminal 2.
第２無線基地局１Ｂは、無線端末２に送信すべきパケットに対し、ＲＬＰヘッダ、ＳＰヘッダ及びＲＰヘッダを挿入するＲＬＰ部１３Ｂ、ＳＰ部１４Ｂ及びＲＰ部１５Ｂと、転送されたパケットを無線端末２に送信するＰＣＰ／ＭＡＣ／ＰＨＹ部１６Ｂとを備える。 - 特許庁 - A transmission address control unit 15 compares the number of the stand-by cells at every PHY layer function part 2 counted by the cell counter 14 with a threshold set by a threshold setting register 16, controls an ATM cell transmitting part 13 based on the comparison result, and controls address polling.
送信アドレス制御部１５は、セルカウンタ１４によりカウントされた各ＰＨＹレイヤ機能部２毎の待機セル数と、閾値設定レジスタ１６に設定された閾値との比較を行い、この比較結果に基づいてＡＴＭセル送信部１３を制御することによりアドレスポーリングの制御を行う。 - 特許庁 - A roadside communication device 2 comprises an MAC processing unit 41 which holds the transmission data given from an application layer 40 sequentially in a transmission buffer 41a for holding the transmission data, and a PHY processing unit 42 which transmits the transmission data output from the MAC processing unit 41 by using a plurality of first slots SL1 placed in the time axis direction.
本発明の路側通信機２は、アプリケーション層４０から与えられる送信データを、当該送信データを保持するための送信バッファ４１ａに順次保持するＭＡＣ処理部４１と、時間軸方向に複数配置される第１スロットＳＬ１を用いて、ＭＡＣ処理部４１が出力する送信データを送信するＰＨＹ処理部４２とを備えている。 - 特許庁 - An ATM multiplex system 10 comprises PHY (Physical layer processing) blocks of n pieces PHY1-PHYn equipped respectively with ATMPHY terminating units 111-11n and UTOPIA level 1 interface units 121-12n (slave side) and has an ATM signal multiplex unit 16 equipped with a common unit function block 14 and a UTOPIA level 2 interface unit 15 (master side).
ＡＴＭ多重システム１０は、それぞれＡＴＭＰＨＹ終端部１１_1〜１１_nと、ＵＴＯＰＩＡレベル１インタフェース部（スレーブ側）１２_1〜１２__nとを備えたｎ個のＰＨＹブロックＰＨＹ１〜ＰＨＹｎを有し、また、共通部機能ブロック１４と、ＵＴＯＰＩＡレベル２インタフェース部（マスタ側）１５を備えたＡＴＭ信号多重部１６を有している。 - 特許庁
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