「processor elements」を含む例文一覧(297)
1 2 3 4 5 6 次へ＞- This SIMD type micro-processor includes one global processor, and plural processor elements.
ＳＩＭＤ型マイクロプロセッサは、１つのグローバルプロセッサと、複数のプロセッサエレメントとを含む。 - 特許庁 - The SIMD type microprocessor is provided with plural processor elements and the respective processor elements are provided with first and second conditional flags.
複数のプロセッサエレメントを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備える。 - 特許庁 - The processor does not duplicatively store the L data elements.
プロセッサはＬ個のデータ・エレメントを二重に保管しない。 - 特許庁 - SIMD TYPE MICRO-PROCESSOR FOR CALCULATING TOTALIZED VALUE AMONG PROCESSOR ELEMENTS AND FOR DETECTING PEAK
プロセッサエレメント間での総和値計算及びピーク検出を行なうＳＩＭＤ型マイクロプロセッサ - 特許庁 - To provide a multi-core processor integrated circuit having functional elements configurable as core elements and as system device elements.
コア素子およびシステム・デバイス素子として構成可能な機能素子を備えたマルチコア・プロセッサ集積回路を提供すること。 - 特許庁 - PROCESSOR PROGRAM WITH MULTIPLE PROCESSOR ELEMENTS, AND METHOD AND DEVICE FOR GENERATING THE PROGRAM
複数プロセッサエレメントを備えるプロセッサ用プログラム及びそのプログラムの生成方法及び生成装置 - 特許庁 - The linear array includes a head processor element and a set of regular processor elements, the head processor element being interconnected with nearest neighbor processor elements in the array and having a feedback path from a non-neighbor regular processor element back to the head processor element.
線形アレーは、ヘッド・プロセッサ素子と、一組の通常のプロセッサ素子とを含み、ヘッド・プロセッサ素子は、アレーの最も近い隣接プロセッサ素子と相互接続していて、隣接していない通常のプロセッサ素子から、ヘッド・プロセッサ素子へのフィードバック経路を持つ。 - 特許庁 - To provide a parallel signal processing processor capable of suppressing reduction in use efficiency of processor elements and capable of achieving the parallel degree of processor elements corresponding to a use state.
プロセッサエレメントの使用効率の低下を抑制し、且つ、使用状況に応じたプロセッサエレメントの並列度を実現することができる並列信号処理プロセッサを実現する。 - 特許庁 - The processor generates a plurality of compression types of message constitutional elements.
テキストプロセッサは、メッセージ構成要素の複数の圧縮形を生成する。 - 特許庁 - To improve efficiency of processing an image having pixels per row which are larger in number than the processor elements by an image processor including a distributed memory type processor array configured by combining the plurality of processor elements in a one-dimensional manner.
複数のプロセッサ要素を１次元に結合してなる分散メモリ型プロセッサアレイを備えた画像処理装置により、１行の画素数がプロセッサ要素数より多い画像を処理する場合の効率向上を図る。 - 特許庁 - The elements of a processor and a co-processor are constituted so that a floating point instruction set architecture can be executed.
プロセッサ及びコウプロセッサのエレメントが、浮動小数点命令セットアーキテクチャを実行するように構成されている。 - 特許庁 - Then, the image processor executes erasure processing for color elements based on the determined result.
そして、その判断結果に基づいて色要素の消去処理を実行する。 - 特許庁 - A photograph processor 10 comprises a controller 16 for controlling respective elements.
写真処理装置１０は、各構成要素を制御するコントローラ１６を含む。 - 特許庁 - Processor elements (PE0 to PE3) execute applications corresponding to them respectively.
各プロセッサエレメント（ＰＥ０〜ＰＥ３）は、それぞれ対応するアプリケーションを実行する。 - 特許庁 - A processor is coupled with the memory system and peripheral constitution elements.
プロセッサは前記メモリシステム及び前記複数の周辺構成要素に結合される。 - 特許庁 - To improve the efficiency of an array-type processor for controlling small-scale operations individually performed by a plurality of processor elements, and the connection relationship of the plurality of processor elements to each other in a corresponding manner to the object code.
複数のプロセッサエレメントが個々に実行する小規模な演算処理と、複数のプロセッサエレメントの相互の接続関係とを、オブジェクトコードに対応して制御するアレイ型プロセッサの効率を向上させる。 - 特許庁 - Hit decisions are performed by a main processor element (MPE 10) and a plurality of sub-processor elements (SPE) 12 in parallel processing.
ヒット判定を、メインプロセッサエレメント（ＭＰＥ１０）と複数のサブプロセッサエレメント（ＳＰＥ）１２とで並列処理で実行する。 - 特許庁 - Each of the processor elements (PE to PE3) refers to life information periodically written into the PE state table 25 to monitor the states of the other processor elements.
各プロセッサエレメント（ＰＥ０〜ＰＥ３）は、それぞれ定期的にＰＥ状態テーブル２５に書き込まれている生存情報を参照し、他のプロセッサエレメントの状態を監視する。 - 特許庁 - GRAPHIC PROCESSOR AND METHOD FOR CALCULATING SHORTEST DISTANCE BETWEEN GRAPHIC ELEMENTS FOR THE SAME
図形処理装置及び該装置における図形要素間最短距離算出方法 - 特許庁 - To sort data at high speed in the respective processor elements of an SIMD-type microprocessor.
ＳＩＭＤ型マイクロプロセッサの各プロセッサエレメントにおいてデータのソート処理を高速に行う。 - 特許庁 - Detection results can be overridden by the processor 313 having logic elements 314.
検出結果はロジック部３１４を有するプロセッサ３１３によってオーバーライドされてもよい。 - 特許庁 - To support conditional execution in each of processing elements (PE) of a Single Instruction Multiple Data stream (SIMD) array processor.
ＳＩＭＤアレイプロセッサの各処理要素（ＰＥ）中で条件付き実行をサポートさせる。 - 特許庁 - HARDWARE FOR MODULAR MULTIPLICATION USING A PLURALITY OF ALMOST ENTIRELY IDENTICAL PROCESSOR ELEMENTS
複数のほぼ完全に同一のプロセッサ要素を用いるモジュラ乗算のためのハードウェア - 特許庁 - A plurality of extracted clock domains are assigned to a plurality processor elements so that they are assigned to different processor elements in step S102, and the cell delay time of each cell belonging to each clock domain is calculated in parallel using the plurality of processor elements in step S103.
抽出された前記複数のクロックドメインを互いに異なるプロセッサエレメントに割り付けられるようにステップＳ１０２で複数のプロセッサエレメントに割り付け、前記複数のプロセッサエレメントを用いて、前記各クロックドメインに属するセルのセル遅延時間をステップＳ１０３で並列に計算する。 - 特許庁 - To provide a processor having a module function configuration having capacity determined by the number of module elements imparted by the processor.
プロセッサで与えられるモジュールエレメントの数により決定される容量を有するモジュール機能構成を備えたプロセッサを提供する。 - 特許庁 - Each of processor elements PEn (n=0 to 255) has n addresses corresponding to n gray scale values.
プロセッサエレメントＰＥｎ（ｎ＝０，１，…，２５５）はそれぞれ、階調値ｎに対応するアドレスｎを有する。 - 特許庁 - To much more quickly and efficiently execute parallel processing by a plurality of PE(processor elements).
複数のＰＥ（プロセッサエレメント）による並列処理をより高速かつ効率的に実行すること。 - 特許庁 - In use, an array of elements is traversed by utilizing a parallel processor architecture.
使用中に、並列処理装置アーキテクチャを利用することによって、要素の配列がトラバースされる。 - 特許庁 - The device 160 includes a plurality of processor elements 131-134; a task routing logic 130; and a turbo mode logic 140 which controls the processor elements and operates at least one active processor element with a further high frequency when at least one other processor element is idle.
装置１６０は、複数のプロセッサ要素１３１−１３４とタスクルーティングロジック１３０とプロセッサ要素を制御して、少なくとも１つのアクティブプロセッサ要素を、少なくとも１つの他のプロセッサ要素がアイドルである場合に、より高い周波数で動作させるターボモードロジック１４０を含む。 - 特許庁 - A multi-processor system capable to dynamically change a routing table without stopping the execution of this system, is obtained and it is provided with a redundant path configured by connecting a plurality of processor elements and memory controllers and routers to each other.
本発明は、システムの実行を停止せずに、動的にルーティングテーブルの変更を行うことができるマルチプロセッサシステムを得る。 - 特許庁 - A system is provided with the processor elements 2 not less than two, a control section 3 for selecting and activating one processor element 2 as a selected processor element 2 from among the processor elements 2, and a storage unit 4 for storing information to be delivered from the selected processor element 2 before switching to the selected processor element 2 after switching when the selected processor element 2 is switched by the control section 3.
２以上のプロセッサエレメント２と、これらの２以上のプロセッサエレメント２の内から、一つのプロセッサエレメント２を被選択プロセッサエレメント２として選択して動作させる制御部３と、この制御部３による被選択プロセッサエレメント２の切替時に、切替前の被選択プロセッサエレメント２から切替後の被選択プロセッサエレメント２へ受け渡すべき情報を格納する記憶部４とをそなえるように構成する。 - 特許庁 - A parallel computer 100 and a parallel computer 200 comprise: a plurality of processor elements 1-5 which can perform a parallel process while simultaneously inputting data; and a PE allocation determining device 8 which performs an input allocation of the data for the processor elements so that each running time of the processor elements 1-5 is equally set when inputting the data fewer than the number of these processor elements 1-5.
並列計算機１００及び並列計算機２００は、データを同時に入力して並列処理を可能とした複数のプロセッサエレメント１〜５と、これらのプロセッサエレメント１〜５の数よりも少ないデータを入力するときに、プロセッサエレメント１〜５の各々の稼動時間が互いに等しくなるように、プロセッサエレメントに対してデータの入力割り付けを行うＰＥ割付決定装置８と、を備える。 - 特許庁 - In order to determine indexes of the encrypted elements on the basis of the sequence of the elements, the second processor 102 interprets the information.
第２プロセッサ１０２は、上記暗号化された要素のインデックスを上記要素の順序に基づいて決定するために、上記情報を解読する。 - 特許庁 - To provide an information processor which can display a list of information elements for each work task.
作業課題ごとの情報要素の一覧を表示させることが可能な情報処理装置を提供する。 - 特許庁 - During execution of the application, each of the processor elements PE1-PE8 processes object data using the execution code.
アプリケーションの実行中は、各プロセッサ要素ＰＥ１〜ＰＥ８が、対象データを実行コードにより処理する。 - 特許庁 - To prevent a plurality of processor elements(PE) from becoming stalled states for acquiring commands, respectively.
複数のプロセッサエレメント（ＰＥ）それぞれが、コマンドを獲得するためにストール（stall）状態となることを防止する。 - 特許庁 - The SIMD type microprocessor includes m (m is a natural number being two or more) PEs (Processor Elements).
本発明は、ｍ個（ｍは２以上の自然数）のＰＥを備えるＳＩＭＤ型マイクロプロセッサに関する。 - 特許庁 - To effectively use CPU resource when image processing is performed using multiple processor elements.
複数のプロセッサエレメントを用いて画像処理する場合に、有効にＣＰＵ資源を活用できるようにする。 - 特許庁 - Applications A-H run respectively on processor elements PE0-PE7 to generate control data A-H.
アプリケーションＡ〜Ｈは、それぞれプロセッサエレメントＰＥ０〜ＰＥ７上で動作して制御データＡ〜Ｈを生成する。 - 特許庁 - The first conditional flags become '1' when prescribed conditions are established in the arithmetic operation of the respective processor elements.
第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となる。 - 特許庁 - The processor has a plurality of computing elements and processing mechanisms and perform a plurality of operations or processings simultaneously.
プロセッサは、複数の演算器や処理機構を有し、同時に複数の演算または処理を実行する。 - 特許庁 - The processor 201 receives an input from an inner terminal and interfaces with inner processing/storing elements.
処理装置２０１は、内部の端子から入力を受取り、内部の処理・格納要素とインターフェースする。 - 特許庁 - Each of the processor elements (PE to PE3) periodically writes life information into a PE state table 25.
各プロセッサエレメント（ＰＥ０〜ＰＥ３）は、それぞれ定期的に生存情報をＰＥ状態テーブル２５に書き込む。 - 特許庁 - To provide a reconfigurable integrated circuit device capable of optimally configuring a network connection between processor elements.
プロセッサエレメント間のネットワーク接続を最適に構築するリコンフィグ可能な集積回路装置を提供する。 - 特許庁 - This reconfigurable integrated circuit device configured into an arbitrary arithmetic state on the basis of configuration data has: a reconfigure circuit unit 10 having a plurality of reconfigurable processor elements, and a processor element network connecting the processor elements in an arbitrary state; and a configuration control part 11 supplying the configuration data (CD) to the processor elements and the processor element network to configure the reconfigure circuit unit in the arbitrary state.
コンフィグレーションデータに基づいて任意の演算状態に構築されるリコンフィグ可能な集積回路装置において，リコンフィグ可能な複数のプロセッサエレメントと，プロセッサエレメント間を任意の状態で接続するプロセッサエレメントネットワークとを有するリコンフィグ回路ユニット(10)と，プロセッサエレメントとプロセッサエレメントネットワークにコンフィグレーションデータ(CD）を供給して，リコンフィグ回路ユニットを任意の状態に構築するコンフィグレーション制御部(11)とを有する。 - 特許庁 - PROCESSOR, METHOD OF PREVENTING PEELING OF ADHESIVE USING THE SAME PROCESSOR AND MANUFACTURE OF SEMICONDUCTOR DEVICE, STRUCTURAL ELEMENTS OF THE SAME DEVICE AND FOCUSING RING
処理装置、これを用いる付着物の剥離防止方法および半導体装置の製造方法、半導体製造装置の構成部品ならびにフォーカスリング - 特許庁 - The gate circuit 5 of the processor elements 3a-3d performs switching based on the attained granularity to determine whether the other processor element's carry signal is inputted or not.
プロセッサエレメント３ａ〜３ｄのゲート回路５は、実現する粒度に基づいて他のプロセッサエレメントの桁上がり信号を入力するか否かを切り替える。 - 特許庁 - To maximally utilize each function of processor elements not less than two, to reliably deliver information between these processor elements, and further to reduce power consumption.
２以上のプロセッサエレメントの各機能を最大限に生かすことができるとともに、これらのプロセッサエレメント間における情報の受け渡しを確実に行なうことができ、更に、消費電力を低減することができるようにする。 - 特許庁 - An input output control circuit 103 gives control signals to a plurality of processor elements 101 on the basis of an input signal and gives index information to a plurality of the processor elements 101 when receiving an index instruction signal.
入出力制御回路１０３は、入力信号に基づいて制御信号を複数のプロセッサエレメント１０１に与え、インデクス指示信号を受けた時にインデクス情報を複数のプロセッサエレメント１０１に与える。 - 特許庁 - Before a load test, a transmission time between a processor element and a processor element is measured with one set at a time as an expected value on the basis of results obtained by combining processor elements PE0 to PE3 without excess and deficiency while the processor element of a transmission source and the processor element of a transmission destination are defined as one set.
負荷試験の前においては、送信元のプロセッサエレメントおよび送信先のプロセッサエレメントを１組としてプロセッサエレメントＰＥ_0 〜ＰＥ____3 を過不足なく組み合わせた結果に基づいて、プロセッサエレメント−プロセッサエレメント間の伝送時間が期待値データとして１組づつ測定される。 - 特許庁
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