「programmable divider」を含む例文一覧(25)
- PROGRAMMABLE DIVIDER
プログラマブルディバイダ - 特許庁 - PROGRAMMABLE DIVIDER
プログラマブル除算器 - 特許庁 - PROGRAMMABLE FREQUENCY DIVIDER IN PHASE LOCK LOOP
位相ロック・ループにおけるプログラム可能周波数分周器 - 特許庁 - PROGRAMMABLE FREQUENCY DIVIDER HAVING SYMMETRICAL OUTPUT
対称的な出力を有するプログラマブル周波数分割器 - 特許庁 - To provide a programmable low-power high-frequency divider circuit.
低電力消費のプログラマブル高周波数分周回路を提供すること。 - 特許庁 - This programmable divider 10 sends out a binary number P divided by dividing an n-bit binary number F by a program value.
プログラマブル除算器１０は、ｎビット２進数Ｆをプログラム値で割って、除算された２進数Ｐを送り出す。 - 特許庁 - A first programmable frequency divider 40 and a second programmable frequency divider 42 divide the frequency of an external clock signal CKext inputted from the outside with a first frequency dividing ratio n1 and a second frequency dividing ratio n2 set thereto, respectively and output results.
第１プログラマブル分周器４０、第２プログラマブル分周器４２は、外部から入力された外部クロック信号ＣＫｅｘｔを、それぞれに設定された第１分周比ｎ１、第２分周比ｎ２で分周して出力する。 - 特許庁 - The correction data are added with tuning data and inputted to a programmable divider 15 and a local oscillation frequency is fine controlled.
補正データは、選局データと加算され、プログラマブルディバイダ１５に入力され、局発振周波数が微調整される。 - 特許庁 - A first clock signal CK1 outputted from the first programmable frequency divider 40 is defined as a reference clock signal for generating the stereo composite signal S2, and a second clock signal CK2 outputted from the second programmable frequency divider 42 is defined as a reference clock signal of the PLL circuit.
第１プログラマブル分周器４０から出力される第１クロック信号ＣＫ１を、ステレオコンポジット信号Ｓ２を生成するための基準クロック信号とし、第２プログラマブル分周器４２から出力される第２クロック信号ＣＫ２を、ＰＬＬ回路の基準クロック信号とする。 - 特許庁 - A clock frequency divider circuit (DIV) 110 outputs a signal MPR resulting from applying 1/2 frequency division to a clock signal CLK to a programmable delay line (DL-MTX) 140.
クロック分周回路（ＤＩＶ）１１０は、クロック信号ＣＬＫを２分周した信号ＭＰＲを、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。 - 特許庁 - The voltage controlled oscillator 105 outputs the oscillation signal to the outside and a programmable frequency divider 106, and the oscillation signal is feedbacked to the phase comparator 102.
電圧制御発振器１０５は、発振信号を外部及びプログラマブル分周器１０６に出力し、発振信号は位相比較器１０２へフィードバックされる。 - 特許庁 - A Q-switch frequency signal from a programmable frequency divider circuit 15-2-2 is sent from a logical circuit 15-2-4 to a programmable timer circuit (for optical switch control) 15-2-5 when a measured value of resistance of the work to be machined is smaller than a target value.
加工対象物の抵抗測定値が目標値に満たないときに、プログラマブル分周回路１５−２−２からのＱスイッチ周波数信号が、論理回路１５−２−４からプログラマブルタイマ回路（光スイッチ制御用）１５−２−５へ送られる。 - 特許庁 - In a programmable divider that detects a prescribed state of a divider 10 thereby generating a frequency division output so as to reset the divider 10, a preset signal generating circuit 12 generates a preset signal by a forced preset signal on the occurrence of a forced preset so as to preset the divider 10 and the forced preset signal maintains an output state of a frequency division output generating circuit 13 to keep a frequency division output.
ディバイダ１０の所定状態を検出して、それによって分周出力を発生し、ディバイダをプリセットするプログラマブルディバイダにおいて、強制プリセット時強制プリセット信号によってプリセット信号発生回路１２からプリセット信号を発生させて、ディバイダ１０をプリセットさせるとともに、強制プリセット信号によって分周出力発生回路１３の出力状態を保持させ、分周出力を保持する。 - 特許庁 - A data thinning unit 43 thins and extracts a beat signal from the A/D converter 41 in a term of the reference signal 14a frequency-divided by a programmable frequency divider 42.
プログラマブル周波数ディバイダ４２が分周した基準信号１４ａの周期で、データ間引き部４３はＡ／Ｄ変換器４１からのビート信号４１ａを間引き抽出する。 - 特許庁 - To provide a programmable frequency divider for a phase lock loop having a latch circuit with a first input receiving a program integer and an output deriving a latch integer.
プログラム整数を受信する第１入力とラッチ整数を導出する出力を有するラッチ回路を有する位相ロック・ループ用のプログラム可能周波数分周器を提供する。 - 特許庁 - The variable frequency divider is configured to count output of a modulus prescaler by a programmable counter, controls a frequency dividing ratio of the modulus prescaler based on the count value, and establishes a frequency dividing ratio from a fraction frequency dividing control unit.
可変分周器は、モジュラスプリスケーラの出力をプログラマブルカウンタでカウントし、そのカウント値に基づきモジュラスプリスケーラの分周比が制御され、分数分周制御部から分周比が設定されるように構成される。 - 特許庁 - To provide a variable frequency divider with a high degree of design freedom against capturing of erroneous data to a programmable counter in a particular input timing of a load enable signal and capable of early outputting a desired frequency division output on the basis of correct data.
ロードイネーブル信号の特定入力タイミングでのプログラマブルカウンタへの誤データ取り込みに対して、設計自由度が高く、正しいデータに基づく所望の分周出力を早期に出力可能な可変分周器を提供する。 - 特許庁 - To provide a reference voltage circuit not to make a change in a reference voltage signal VREF to be supplied to a power source block exert a counter effect upon an operation of a programmable frequency divider block without having to use individual pins controlling a plurality of switching transistors.
複数のスイッチングトランジスタを制御する個別のピンが必要でなく、電圧源ブロックに供給されるＶＲＥＦにおける変化がプログラマブル分周器ブロックの動作に逆効果を及ぼすことのないような基準電圧回路を提供する。 - 特許庁 - Otherwise, the oscillator is further provided with a control means for the operation, amplitude and frequency of a spreading signal, a frequency dividing ratio setting means for a programmable divider in the PLL circuit, an IC pad and an external terminal for setting the operation of these means from the outside.
あるいは更に、拡散信号の動作・振幅・周波数の制御手段、ＰＬＬ回路中のプログラマブルデバイダーの分周比設定手段、およびそれらの手段の動作を外部から設定するためのＩＣパッドおよび外部端子を備えたこと。 - 特許庁 - Using a 1/2-frequency divider 10 for re-timing the phase of a write clock with a read clock to facilitate phase determination, a D-FF 11 conducts retiming the 1/2-divided write clock with the read clock, to generate a counting clock of a programmable counter 12.
書き込みクロックの位相を読み出しクロックでリタイミングして位相判定を容易にする１／２分周器１０を使用し、この１／２分周した書き込みクロックをＤ—ＦＦ１１で読み出しクロックにてリタイミングし、プログラマブルカウンタ１２のカウント用クロックを生成する。 - 特許庁 - A plural section divided frequency synthesizer comprises a frequency generator, a voltage controlled oscillator, a programmable variable N divider, a phase compensator, an integrating and filter circuit, a time window generator, a weighting current source, a phase accumulator and a charge pump circuit having a plurality of transistors.
本発明に係る複数部分分割周波数シンセサイザは、周波数発生器、電圧制御発振器、プログラム可能な可変Ｎ分割器、位相補償器、積分およびフィルタ回路、時間ウインドウ発生器、重み付け電流源、位相累積器、複数のトランジスタを有するチャージポンプ回路を具備する。 - 特許庁 - A high frequency clock VCLK is generated from a reference clock by a phase lock loop constituted of a phase comparator circuit 201, a low-pass filter 202, a voltage control oscillation circuit 203 and a programmable counter 204, and is frequency-divided by a 1/8 frequency divider circuit 206 so as to generate a pixel clock.
位相比較回路２０１，ローパスフィルタ２０２，電圧制御発振回路２０３，プログラマブルカウンタ２０４によって構成する位相ロックループによって基準クロックから高周波クロックＶＣＬＫを生成し、これを１／８分周回路２０６によって分周して画素クロックを生成する。 - 特許庁 - The receiver consists of a local oscillation means 6 using a phase locked loop comprising a reference oscillator 14, a phase comparator 12, a loop filter 15, a programmable frequency divider 11 and a voltage controlled oscillator 10 and of a reception means that receives and demodulates a desired signal selected by the local oscillation means 6.
基準発振器１４、位相比較器１２、ループフィルタ１５、プログラマブル分周器１１及び電圧制御発振器１０とから構成されるフェーズロックループを用いた局部発振手段６と、この局部発振手段６により選択された希望信号を受信復調する受信手段とで構成されている。 - 特許庁 - A programmable divider latches a program integer for deriving a latch integer, compares the latch integer to a certain integer, and derives a flag signal having a first state when the latch integer mismatches the certain integer or a flag signal having a second state when the latch integer matches the certain integer.
プログラム可能分周器はプログラム整数をラッチしてラッチ整数を導出し、これを一定の整数と比較し、ラッチ整数が前記一定の整数と一致しない場合には、第１状態を有するフラグ信号を導出し、ラッチ整数が一定の整数と一致する場合には、第２状態を有するフラグ信号を導出する。 - 特許庁 - A means for changing loop gain is connected between the output of a loop filter 29 and a VCO 33 and it switches the loop gain by a control signal outputted from any one of a microcomputer, a PLL synthesizer IC and a link IC at the time of switching a transmission rate by the microcomputer or setting up the frequency dividing ratio N of a programmable divider, and thus it obtains an optional phase noise characteristics.
ループフィルタ２９の出力とＶＣＯ３３との間にループゲインを可変にする手段を有し、マイコンによる伝送レートの切換えやプログラマブルデバイダの分周数Ｎの設定時に、マイコン、ＰＬＬシンセサイザＩＣ、およびＬＩＮＫ ＩＣのいずれかから出力される制御信号によってループゲインを切換え、任意のフェーズノイズ特性を得る。 - 特許庁
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