「reference bit」を含む例文一覧(506)

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  • One valid bit, one modified bit, one reference bit and five permission bits.
    有効ビット1 修正ビット1 参照ビット1 パーミッションビット5 - 映画・海外ドラマ英語字幕翻訳辞書
  • At the time, reference voltage VGEN is separated from the main reference bit line/BL0, other reference bit lines /BL1, /BL2, /BL3 are connected to the main reference bit line in parallel.
    その際、基準電圧ＶＧＥＮを主参照ビット線／ＢＬ０から分離し、別の参照ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３を主参照ビット線に対し並列に接続する。 - 特許庁
  • Switching elements SW11, 12 are placed among the main local bit lines BLL and the main global bit lines BLG and placed among the reference local bit lines BLLR and the reference global bit lines BLRG.
    その際、各ローカルビットラインとグローバルビットラインの間にスイッチング素子を設け、ローカルビットラインを選択できるように接続した。 - 特許庁
  • The electric circuit part generates a bit rate control signal by the input bit rate signal and a reference bit rate signal generated by the reference bit rate signal generator.
    電気回路部は、入力ビットレート信号と基準ビットレート信号発生器で発生した基準ビットレート信号とによりビットレート制御信号を生成する。 - 特許庁
  • A bit pattern which matches with a reference bit pattern is found from the converted bit patterns, and its bit pattern index is identified.
    この変換されたビット・パターンから基準ビット・パターンと一致するものを見つけ、そのビット・パターン・インデックスを識別する。 - 特許庁
  • SYSTEM FOR UTILIZING DYNAMIC REFERENCE BY TWO-BIT CELL MEMORY
    ２ビットセルメモリにてダイナミックリファレンスを利用するシステム - 特許庁
  • USING BIT SPECIFIC REFERENCE LEVEL TO READ MEMORY
    メモリを読み出すためのビット特定基準レベルの使用 - 特許庁
  • Reference bit inserting devices 5-4 and 5-5 insert a plurality of known reference bits into the information bit sequence so that the reference bits may be dispersed in the information bit sequence, thereby generating data after reference bit insertion.
    参照ビット挿入器５−４および５−５は、参照ビットが情報ビット系列中で分散するように、既知の複数の参照ビットを情報ビット系列に挿入して参照ビット挿入後データを生成する。 - 特許庁
  • BIT LINE REFERENCE VOLTAGE CIRCUIT FOR INTEGRATED CIRCUIT MEMORY
    集積回路メモリのためのビット線基準電圧回路 - 特許庁
  • A low bit reference image generating section 31-c performs reduction of the bit number to be allotted to pixels on a reference image and generates a piece of image data DVcb of a low bit reference image.
    低ビット基準画像生成部３１-cは、画素に割り当てるビット数の削減を基準画像に対して行い低ビット基準画像の画像データＤＶcbを生成する。 - 特許庁
  • The bit line 14 and the bit line 16 are connected respectively with the reference cell 20 and the reference cell 30.
    ビット線１４およびビット線１６には、それぞれリファレンスセル２０およびリファレンスセル３０が接続されている。 - 特許庁
  • When data of a memory cell MC are read to a bit line (a selecting bit line) BL1, a reference potential is supplied to a bit line (a reference bit line) BL2 from the cell DC.
    メモリセルＭＣのデータがビット線（選択ビット線）ＢＬ１に読み出されるとき、ビット線（参照ビット線）ＢＬ２には、ダミーセルＤＣから参照電位が供給される。 - 特許庁
  • The reference cell is the same as a memory cell of the array and used for generating reference voltage for a reference bit line.
    基準セルはアレイのメモリセルと同一で、基準ビット線用基準電圧の生成に用いられる。 - 特許庁
  • A reference cell is the same as a memory cell of an array, and used for generating reference voltage for reference bit line.
    基準セルはアレイのメモリセルと同一で、基準ビット線用基準電圧の生成に用いられる。 - 特許庁
  • A reference memory cell MCr is connected to two reference bit lines BLref 0-1.
    参照メモリセルＭＣｒは、２本の参照ビット線ＢＬｒｅｆ０−１に接続される。 - 特許庁
  • CACHE MEMORY DEVICE AND BIT ERROR DETECTING METHOD FOR REFERENCE HISTORY
    キャッシュメモリ装置、及び、参照履歴のビット誤り検出方法 - 特許庁
  • Reference bit lines RBL0 and RBL1 are formed along bit lines BL and reference cells RC0 and RC1 are arranged at the intersection point positions of the reference bit lines RBL0 and RBL1 and word lines WL.
    ビット線ＢＬに沿って、基準ビット線ＲＢＬ０、ＲＢＬ１を形成し、この基準ビット線ＲＢＬ０、ＲＢＬ１とワード線ＷＬとの交点位置に、基準セルＲＣ０、ＲＣ１を配置する。 - 特許庁
  • First to third bit line clamping circuits 371 to 373 are respectively coupled to the bit lines and the reference bit lines and pass prescribed currents to the reference bit lines in accordance with selected magnetic memory cell data.
    第１乃至第３ビットラインクランピング回路３７１〜３７３は、ビットラインと基準ビットラインに各々連結され、選択された磁気メモリセルデータに従って所定の電流をビットラインと基準ビットラインに流す。 - 特許庁
  • INTEGRATED MEMORY, AND METHOD FOR GENERATING REFERENCE VOLTAGE ON REFERENCE BIT LINE OF INTEGRATED MEMORY
    集積メモリおよび該集積メモリの参照ビット線上に参照電圧を発生させる方法 - 特許庁
  • REFERENCE FAIL BIT VERIFICATION CIRCUIT AND NONVOLATILE SEMICONDUCTOR MEMORY DEVICE
    基準フェイルビットの確認回路及び不揮発性半導体メモリ装置 - 特許庁
  • Every bit of reference I could find drawings, beautiful photos.
    イラストや美しい写真など どんな些細な資料も見逃しません - 映画・海外ドラマ英語字幕翻訳辞書
  • A most frequent value is detected from a bit rate calculated utilizing a PCR (Program Clock Reference) and a bit rate of a transport stream file is computed.
    本発明は、ＰＣＲ（Program Clock Reference ）を利用して算出したビットレートから最頻値を検出してトランスポートストリームファイルのビットレートを計算する。 - 特許庁
  • Element coders 5-1 and 5-2 generate a parity bit sequence to be added to the information bit sequence from the data after reference bit insertion.
    要素符号器５−１および５−２は、情報ビット系列に付加するパリティビット系列を参照ビット挿入後データから生成する。 - 特許庁
  • A reference cell array 12 includes a reference cell bit line RB (RBT or RBN) to which a prescribed number of reference cells 22 are connected.
    リファレンスセルアレイ１２は、所定数のリファレンスセル２２が接続されたリファレンスビット線ＲＢ（ＲＢＴ又はＲＢＮ）を有する。 - 特許庁
  • To provide a system for utilizing dynamic reference by a two-bit cell memory.
    ２ビットセルメモリにてダイナミックリファレンスを利用するシステムを提供すること。 - 特許庁
  • This multiplier circuit 144 converts a bit clock to a decoder reference clock.
    この逓倍回路１４４は、ビットクロックをデコーダ基準クロックに変換する。 - 特許庁
  • Bit lines of respective reference cell RC0, RC1 are common.
    それぞれの各リファレンスセルＲＣ０，ＲＣ１のビット線は共通とする。 - 特許庁
  • A key-bit reference counter 152 successively decrements from 1023 to 0.
    鍵ビット参照カウンタ１５２は１０２３から０まで、順次デクリメントする。 - 特許庁
  • Thus, the bit line and the complementary bit line are made to have the same loading, after the reference capacity is connected to the complementary bit line, until voltage difference between the bit line and the complementary bit line is sufficiently sensed.
    このようにして、リファレンスコンデンサを相補ビットラインに連結した後、ビットラインと相補ビットラインとの電圧差を充分に感知するまで、ビットラインおよび相補ビットラインが同一のローディングを有するようにする。 - 特許庁
  • After voltage difference between the bit line and the complementary bit line is sensed, the complementary capacitor is isolated from the reference capacitor.
    ビットラインと相補ビットラインとの間の電圧差を感知した後、相補ビットラインからリファレンスコンデンサが絶縁される。 - 特許庁
  • Each of the bit lines is connected to a separate reference cell and a separate transistor.
    各ビット線は別個の基準セル及び別個のトランジスタへ結合している。 - 特許庁
  • During the step in which memory cells are read and refreshed, the main reference cell and a subreference cell connected to the reference bit line and the bit lines are activated.
    メモリセルを読み出してリフレッシュする段階において、基準ビット線およびビット線に接続された主基準セルおよび副基準セルが活動化される。 - 特許庁
  • The reference current is generated with a large step until a comparator 220 comparing the bit line voltage with the precharged bit line reference voltage is switched.
    ビット線電圧とプリチャージされたビット線基準電圧とを比較する比較器２２０が切り替わるまで、基準電流は大きなステップで発生される。 - 特許庁
  • To detect a bit error in a reference history without adding redundancy bit to the reference history in a cache memory device of Nway set associative system.
    Ｎウェイ・セット・アソシアティブ方式のキャッシュメモリ装置において、参照履歴に冗長ビットを付加することなく、参照履歴のビットエラーを検出する。 - 特許庁
  • After the charge, a selected memory cell is connected to the bit line, the reference bit line is connected to a reference voltage generating circuit, and a voltage differential type sense amplifier amplifies difference voltage between voltage of the bit line decreased by discharge of the selected memory cell and voltage of the reference bit line generated by the reference voltage generating circuit, to thereby read out memory cell data.
    その後、選択されたメモリセルがビット線に導通され、リファレンスビット線が参照電圧生成回路に導通され、電圧差動型センスアンプが、メモリセルの放電により低下するビット線の電圧と参照電圧生成回路によって発生するリファレンスビット線の電圧との差電圧を増幅して、メモリセルデータを読み出す。 - 特許庁
  • The reference image setting part sets 8-bit data in reference image data on the basis of the received image data.
    基準画像設定部は受信した画像データに基づいて８ビットのデータを基準画像データに設定する。 - 特許庁
  • A main reference bit line/BL0 is connected to reference voltage VREF through a charging switch element TL.
    主参照ビット線／ＢＬ０が充電スイッチ素子ＴＬを介して基準電圧ＶＲＥＦにつなげられている。 - 特許庁
  • A reference bit rate ratio R_0 is expressed as R_0=T/S, where the total bit rate S of a first stream and the total target bit rate T of a second stream.
    基準ビットレート比Ｒ_０は、第１ストリームの全体ビットレートＳ、第２のストリームの全体目標ビットレートＴを用いてＲ_０＝Ｔ／Ｓで表される。 - 特許庁
  • Reference data is collated with inputted data, bit position information from a reference data generating part is fetched by every detection of the error bit every time, when an error bit is detected, the bit patterns of the reference data are displayed continuously on a pattern display part 33, bits with errors are marked and displayed by attaching diagonal lines in a figure.
    基準データと入力データとを照合し、誤りビットが検出されるごとに、その時の基準データ発生部からのビット位置情報を取込み、パターン表示部３３に基準データのビットパターンを連続的に表示し、その誤りのあったビットには、印し、図は斜線を付けて表示する。 - 特許庁
  • The other reference bit line/BLi is connected to the main bit line/BL0 through a balance adjusting switch element TA for electric charges balance adjustment between parasitic capacitance of each reference bit line.
    別の参照ビット線／ＢＬｉが、各参照ビット線の寄生容量間での電荷平衡調整のため平衡調整スイッチ素子ＴＡを介して主参照ビット線／ＢＬ０と接続されている。 - 特許庁
  • During this operation, a reference current is generated on the other half bit line.
    この動作中に、基準電流が他方の半分のビット線上で発生する。 - 特許庁
  • The offset ΔX of the low-order digit bit string D is calculated from the reference value DM.
    基準値ＤＭから下位桁ビット列ＤのオフセットΔＸを算出する。 - 特許庁
  • METHOD FOR SETTING BIT ERROR PROBABILITY REFERENCE VALUE IN WIRE-WIRELESS VIDEO COMMUNICATION SYSTEM
    有無線映像通信システムにおいてのビットエラー確率基準値の設定方法 - 特許庁
  • A DRAM 1, which is the semiconductor storage device where data is read by comparing the potential of a memory cell with the reference potential of a reference cell, is provided with a bit line 14, a bit line 16, a reference cell 20, and a reference cell 30.
    ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、ビット線１４、ビット線１６、リファレンスセル２０、およびリファレンスセル３０を備えている。 - 特許庁
  • In read access, a first switch and a second switch are turned on in a pre-charge period before a memory cell is accessed so that charges of a bit line charge voltage generating circuit are distributed to a bit line and a reference bit line, to thereby charge the bit line and the reference bit line to an initial voltage.
    リードアクセス時、メモリセルをアクセスする前の予備充電期間に第１及び第２スイッチを導通させ、ビット線充電電圧発生回路の電荷をビット線及びリファレンスビット線に分配することによって、ビット線とリファレンスビット線とを初期電圧に充電する。 - 特許庁
  • When the reference current is smaller than the memory cell current, the bit line voltage decreases.
    基準電流がメモリセル電流よりも小さい場合、ビット線電圧は低下する。 - 特許庁
  • When the reference current is larger than a memory cell current, a bit line voltage increases.
    基準電流がメモリセル電流よりも大きい場合、ビット線電圧は増大する。 - 特許庁
  • A reference bit line RBL is connected to the reference cell 21, and a precharge voltage is applied thereto when a reading operation is executed.
    リファレンスビット線ＲＢＬは、リファレンスセル２１に接続され、読み出し動作に際してプリチャージ電圧を印加される。 - 特許庁
  • In a bit line reference potential (VBL) generating circuit 801, a pad 401 is connected to a reference node A2 in a reference stage 500 through a transfer gate 213.
    ビット線参照電位（ＶＢＬ）発生回路８０１において、リファレンス段５００内の基準ノードＡ２にトランスファゲート２１３を介してパッド４０１を接続する。 - 特許庁
  • A control section, when setting the threshold voltages of the reference cell transistors, sets the reference word line and the reference global bit lines to predetermined voltages.
    制御部は、リファレンスセルトランジスタの閾値電圧を設定するときに、リファレンスワード線およびリファレンスグローバルビット線をそれぞれ所定の電圧に設定する。 - 特許庁
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