「tck」を含む例文一覧(32)

  • The major circuit 122 generates the TCK at its output Q to selectively change the TCK at each edge of the CLK, the dummy circuit 124 generates a dummy signal DTCK at its output Q and selectively changes the DTCK at each edge.
    主要回路122 は出力ＱにてTCK を生成しCLKの各エッジにて選択的にTCK を変化させ、ダミー回路124 は出力Ｑにてダミー信号DTCKを生成しCLK の各エッジにて選択的にDTCKを変化させる。 - 特許庁
  • stime %lu Amount of time that this process has been scheduled in kernel mode, measured in clock ticks (divide by sysconf(_SC_CLK_TCK) .
    stime %luプロセスのカーネルモードでの実行時間 (単位 jiffies)。 - JM
  • Common entries include: cpu 3357 0 4313 1362393 The amount of time, measured in units of USER_HZ (1/100ths of a second on most architectures, use sysconf(_SC_CLK_TCK)
    共通エントリには以下のものが含まれる。 - JM
  • The analog circuit receives a digital control signal TCK, generates one analog signal or more depending on the received signal TCK, and the digital circuit 120 is provided with a major clocked circuit 122 that generates a clock signal by a clock signal CLK and a dummy clocked circuit 124.
    アナログ回路はデジタル制御信号TCK を受信し受信したTCK に依存して一個以上のアナログ信号を生成し、デジタル回路120 はクロック信号CLK によりクロック化される主要クロック化回路122 とダミー・クロック化回路124 とを備える。 - 特許庁
  • Control circuits 126-130 connected to the clocked circuits 122, 124 can be acted so as to causes a change at the edge of the CLK when no change is caused in the TCK and prevent occurrence of the change in the DTCK when the TCK has the change.
    クロック化回路122, 124に接続された制御回路 126〜130 はTCK に変化が生じないCLK のエッジにおいては斯かる変化をDTCK中に生じせしめるべく、かつTCK に斯かる変化が有る時点においては斯かる変化がDTCKに生ずるのを防止すべく作用可能である。 - 特許庁
  • To assure a sufficient tDQSS margin for all of tCK by respectively regulating tDQSS characteristics for the respective tCK depending on change of tCK by using a CAS latency signal.
    ＣＡＳレイテンシ信号を用いてｔＣＫの変化に従い各ｔＣＫに対するｔＤＱＳＳ特性をそれぞれ調節するようにし、全てのｔＣＫに対し十分なｔＤＱＳＳマージンを確保する。 - 特許庁
  • cutime %ld Amount of time that this process's waited-for children have been scheduled in user mode, measured in clock ticks (divide by sysconf(_SC_CLK_TCK) .
    cutime %ld(そのプロセスが終了を待っている)子プロセスのユーザーモードでの実行時間 (単位 jiffies)。 - JM
  • cstime %ld Amount of time that this process's waited-for children have been scheduled in kernel mode, measured in clock ticks (divide by sysconf(_SC_CLK_TCK) .
    )cstime %ld(そのプロセスが終了を待っている)子プロセスのカーネルモードでの実行時間 (単位 jiffies)。 - JM
  • The thickness tck of the covering layer 24 is determined according to the radial gap δ determined thereby.
    このようにして求めたラジアルギャップδに従って被覆層２４の膜厚ｔckを決定する。 - 特許庁
  • A timing generating section 37 changes a frequency of a transfer clock signal TCK on the basis of the compressed image data S3, and an output section 36 externally outputs compressed image data ED on the basis of the transfer clock signal TCK.
    タイミング発生部３７は、圧縮画像データＳ３に基づいて転送用クロック信号ＴＣＫの周波数を変更し、出力部３６は、転送用クロック信号ＴＣＫに基づいて圧縮画像データＥＤを外部出力する。 - 特許庁
  • utime %lu Amount of time that this process has been scheduled in user mode, measured in clock ticks (divide by sysconf(_SC_CLK_TCK) . This includes guest time, guest_time (time spent running a virtual CPU, see below), so that applications that are not aware of the guest time field do not lose that time from their calculations.
    utime %luプロセスのユーザーモードでの実行時間 (単位 jiffies [訳注: 1/100秒単位])。 - JM
  • A CCD delay line 103 sequentially transfers the inputted analog signals AS according to the transfer clock signals TCK.
    ＣＣＤ遅延線１０３は、入力したアナログ信号ＡＳを転送クロック信号ＴＣＫに応じて順次転送する。 - 特許庁
  • To provide a synchronous semiconductor memory device wherein RAS active operation time (tRAS) is set according to the cycle (tCK) of a clock signal.
    ＲＡＳアクティブ動作時間（ｔＲＡＳ）がクロック信号の周期（ｔＣＫ）に応じて設定される同期型半導体記憶装置を実現する。 - 特許庁
  • This allows counting of frequency in which the master clock signal MCK is "H" at rising time of test clock signal TCK.
    これにより、テストクロック信号ＴＣＫの立ち上がり時点でマスタクロック信号ＭＣＫが“Ｈ”である回数をカウントすることができる。 - 特許庁
  • The analog circuit 14 receives a set of digital signals TCK 1-n and is operative in each processing cycle to generate one or more analog signals OUTA, OUTB in response to the received digital signals TCK 1-n.
    アナログ回路１４は、１組のディジタル信号ＴＣＫ１−ｎを受信しこの受信したディジタル信号ＴＣＫ１−ｎに応じて１またはそれ以上のアナログ信号ＯＵＴＡ，ＯＵＴＢを生成すべく、各処理サイクル内で動作可能である。 - 特許庁
  • In this measuring method, status of master clock signal MCK is maintained by FF38 at rising time of test clock signal TCK, then AND of this FF38 output signal and inversion signal of the test clock signal TCK is taken to be input into clock terminal of a counter 34.
    テストクロック信号ＴＣＫの立ち上がり時点において、マスタクロック信号ＭＣＫの状態をＦＦ３８で保持し、このＦＦ３８の出力信号とテストクロック信号ＴＣＫを反転した信号のＡＮＤを取ってカウンタ３４のクロック端子に入力する。 - 特許庁
  • When the output of the flip-flop 15 becomes "1", signals such as a TDI and a TCK are inputted to the child TAP controller 13, and the child TAP controller 13 becomes operative.
    フリップフロップ１５の出力が「１」になると、ＴＤＩ、ＴＣＫ等の信号が子のＴＡＰコントローラ１３に入力し、子のＴＡＰコントローラ１３が有効となる。 - 特許庁
  • The clock signal that is asynchronous with the measured signal M but has a constant period of a clock signal CK is generated, and an interpolation signal fm is generated in the clock period Tck.
    被測定信号Ｍとは非同期であるが、一定周期のクロック信号ＣＫを発生させるとともに、そのクロック周期Ｔｃｋで補間信号ｆｍを発生する。 - 特許庁
  • Transmitter circuits TX0 to TX2 (or receiver circuits) for data transfer that a physical-layer circuit 40 includes and a transmitter circuit TCK (or a receiver circuit) for clock transfer are disposed along the side SB1.
    物理層回路４０が含むデータ転送用のトランスミッタ回路ＴＸ０〜ＴＸ２（又はレシーバ回路）と、クロック転送用のトランスミッタ回路ＴＣＫ（又はレシーバ回路）は、辺ＳＢ１に沿って配置される。 - 特許庁
  • The digital circuits 100, 200 are connected to the analog circuit to apply one set of the digital signals TCK 1-n to the analog circuit 14 in each processing cycle.
    ディジタル回路１００，２００は、各処理サイクルでかかる１組のディジタル信号ＴＣＫ１−ｎをアナログ回路１４に印加するためこのアナログ回路に接続される。 - 特許庁
  • Timing when the switching element 34-j is turned on is made to differ from timing when the level of a clock signal TCK for inspection for specifying an operation of an inspecting circuit 3 is changed.
    検査スイッチング素子３４−ｊをオンするタイミングは、検査用回路３の動作を規定する検査用クロック信号ＴＣＫのレベル変化のタイミングとは異なっている。 - 特許庁
  • The digital signal held by the resister 34 is sequentially shifted in accordance with a timing of a control signal TCK, is read out, and is outputted as a control signal TDO from the output terminal 35.
    レジスタ３４に保持されたディジタル信号は、制御信号ＴＣＫのタイミングに従って順次シフトして読み出され、出力端子３５から制御信号ＴＤＯとして出力される。 - 特許庁
  • When the functional operation of the semiconductor circuit 30 itself is to be tested, the test data is fed to an input terminal TDI, and a test control signal is fed to control terminals TCK and TMS, and TRST.
    半導体テスト回路３０自体の機能動作をテストする場合、テストデータを入力端子ＴＤＩに入力すると共に、テスト制御信号を制御端子ＴＣＫ，ＴＭＳ，ＴＲＳＴに入力する。 - 特許庁
  • The test result dout is compared with the test pattern din of the expected value by a data comparator 70, and the comparing result compout is held by an output control circuit 80 and fed out synchronously with the test clock tck.
    テスト結果ｄｏｕｔは、データ比較器７０によって期待値のテストパターンｄｉｎと比較され、この比較結果ｃｏｍｐｏｕｔが出力制御回路８０に保持され、テストクロックｔｃ ｋに同期して外部へ出力される。 - 特許庁
  • A test clock signal TCK, a test reset signal TRST, a test mode select signal TMS, and a serial data input signal TDI are outputted from a protocol converter 102 having received a signal from a host computer 101.
    ホストコンピュータ１０１からの信号を受信したプロトコル変換器１０２から、テストクロック信号ＴＣＫ、テストリセット信号ＴＲＳＴ、テストモードセレクト信号ＴＭＳ、シリアルデータ入力信号ＴＤＩが出力される。 - 特許庁
  • Therefore, by sequentially shifting rise timing of the test clock signal TCK output from such a measuring instrument as logic tester or the like to count status of the master clock signal MCK in that rise timing, jitter of this master clock signal MCK can correctly be measured.
    従って、ロジックテスタ等の測定器から出力するテストクロック信号ＴＣＫの立ち上がりのタイミングを順次ずらして、その立ち上がりのタイミングにおけるマスタクロック信号ＭＣＫの状態をカウントすることにより、このマスタクロック信号ＭＣＫのジッタを正確に測定することができる - 特許庁
  • A measured time t2 is calculated from an interpolation starting voltage V1, the measured voltage V0, and an interpolation finishing voltage V2 using {t2=Tck×(V0-V1)/(V2-V1)}, and is added to a measured time t1, thereby obtaining the measured time t0 as t0=t1+t2.
    補間開始電圧Ｖ１、測定電圧Ｖ０および補間終了電圧Ｖ２から測定時刻ｔ２を算出し｛ｔ２＝Ｔｃｋ×（Ｖ０−Ｖ１）／（Ｖ２−Ｖ１）｝、測定時刻ｔ１に加算することで、被測定時刻ｔ０をｔ０＝ｔ１＋ｔ２として得る。 - 特許庁
  • The testing circuit is arranged so that the data for selecting the test mode is fed from a tester 35 to a BISI control circuit 50 provided in a BIST circuit 40, and from the control circuit 50, the result of selecting the test mode is emitted synchronously with the test clock tck.
    テスタ３５から、テストモード選択用のデータをＢＩＳＴ回路４０内のＢＩＳＩ制御回路５０に入力すれば、この制御回路５０から、テストクロックｔｃｋに同期してテストモード選択結果が出力される。 - 特許庁
  • The delay amounts of each of combination circuits 13, 14 are measured by setting a second input terminal 19B of a selector switch 19 to selection state, a first input terminal 20A of a selector switch 20 to selection state, and by transitioning the phase of a test clock TCK.
    切替スイッチ１９は第２入力端子１９Ｂを選択状態、切替スイッチ２０は第１入力端子２０Ａを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路１３、１４のそれぞれの遅延量を測定する。 - 特許庁
  • Thereby, the holding data of the FFs 24, 28 is shifted by a control signal TCK, and is read out as a control signal TDO from an output terminal 25 so that whether the signal wiring connected to the output terminal 27 is good or not is tested.
    従って、制御信号ＴＣＫによって、ＦＦ２４，２８の保持データをシフトして、出力端子２５から制御信号ＴＤＯとして読み出すことにより、出力端子２７に接続された信号配線の良否を試験することができる。 - 特許庁
  • Further, the delay amounts of each of combination circuits 23, 24 are measured by setting a first input terminal 19A of the selector switch 19 to selection state, a second input terminal 20B of the selector switch 20 to selection state, and by transitioning the phase of the test clock TCK.
    また、切替スイッチ１９は第１入力端子１９Ａを選択状態、切替スイッチ２０は第２入力端子２０Ｂを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路２３、２４のそれぞれの遅延量を測定する。 - 特許庁
  • In a data register 13, the start address of the update area of a mask instruction ROM is set through DTI, TMS, and TCK being JTAG terminals in a debug event point register 14, and address break is set in a debug control register 15, and an update program is set in a debug instruction memory 16.
    データレジスタ１３においては、ＪＴＡＧ端子であるＴＤＩ、ＴＭＳ、ＴＣＫを介して、デバッグイベントポイントレジスタ１４にマスク命令ＲＯＭの更新エリアのスタートアドレスが設定され、デバッグコントロールレジスタ１５にアドレスブレークが設定され、デバッグインストラクションメモリ１６に更新プログラムが設定される。 - 特許庁

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