「test pattern generating~」を含む例文一覧(183)
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テストパターン発生装置 - 特許庁 - TEST PATTERN GENERATING MEANS
テストパターン発生手段 - 特許庁 - TEST PATTERN GENERATING METHOD, AND TEST PATTERN GENERATING PROGRAM
テストパターン生成方法およびテストパターン生成プログラム - 特許庁 - TEST PATTERN GENERATING CIRCUIT AND TEST CIRCUIT
テストパターン生成回路及びテスト回路 - 特許庁 - LOGIC CIRCUIT TEST PATTERN GENERATING DEVICE
論理回路テストパタン生成装置 - 特許庁 - PATTERN GENERATING CIRCUIT AND TEST DEVICE
パターン発生回路及び試験装置 - 特許庁 - TEST PATTERN GENERATING APPARATUS AND METHOD
テスト・パターン発生装置及び方法 - 特許庁 - TEST PATTERN GENERATING SYSTEM, TEST PATTERN ANALYZING SYSTEM, TEST PATTERN GENERATION METHOD, TEST PATTERN ANALYTICAL METHOD, TEST PATTERN GENERATION PROGRAM, TEST PATTERN ANALYTICAL PROGRAM, AND RECORDING MEDIUM
テストパターン生成システム、テストパターン解析システム、テストパターン生成方法、テストパターン解析方法、テストパターン生成プログラム、テストパターン解析プログラム、および記録媒体 - 特許庁 - TEST DEVICE, PATTERN GENERATING DEVICE, TEST METHOD, AND PATTERN GENERATION METHOD
テスト装置、パタン生成装置、テスト方法、及びパタン生成方法 - 特許庁 - TEST PATTERN GENERATING FACILITY AND ITS METHOD
テストパターン生成設備およびその方法 - 特許庁 - AUTOMATIC TEST PATTERN GENERATING METHOD FOR MICROCOMPUTER
マイクロコンピュータのテストパターン自動生成方法 - 特許庁 - METHOD AND DEVICE FOR GENERATING DELAY TEST PATTERN
ディレイテスト用パタン生成方法及びその装置 - 特許庁 - HARD MACRO TEST CIRCUIT, TESTING METHOD THEREFOR, AND METHOD OF GENERATING TEST PATTERN
ハードマクロテスト回路、そのテスト方法およびテストパタン生成方法 - 特許庁 - APPARATUS AND METHOD FOR GENERATING TEST PATTERN
テストパターン生成装置およびテストパターン生成方法 - 特許庁 - PATTERN GENERATOR AND PATTERN GENERATING METHOD FOR SEMICONDUCTOR TEST
半導体テストのためのパターン生成装置及びパターン生成方法 - 特許庁 - METHOD AND APPARATUS FOR GENERATING TEST PATTERN AND RECORDING MEDIUM WITH TEST PATTERN GENERATION PROGRAM RECORDED
テストパタン生成方法および装置ならびにテストパタン生成プログラムを記録した記録媒体 - 特許庁 - SEMICONDUCTOR INTEGRATING CIRCUIT AND GENERATING METHOD OF TEST PATTERN
半導体集積回路およびテストパターン発生方法 - 特許庁 - MIXED SIGNAL LSI TESTER AND METHOD OF GENERATING TEST PATTERN
ミックスドシグナルＬＳＩテスタおよびテストパターン生成方法 - 特許庁 - The transmission apparatus includes a test pattern signal generating means 4 for generating a test pattern signal, a test pattern signal detecting means 5 for detecting a test pattern signal generated by the test pattern signal generating means, and a line test setting means 6 for performing line test setting inside the apparatus by recognizing the reception of the test pattern signal.
試験パタン信号を生成する試験パタン信号生成手段４と、試験パタン信号生成手段が生成した試験パタン信号を検出する試験パタン信号検出手段５と、試験パタン信号の受信を認識して装置内部の回線試験設定を行う回線試験設定手段６とを備える伝送装置。 - 特許庁 - A test pattern generated by a pattern generating circuit is written in a real cell array at the time of a test mode.
試験モード時に、パターン生成回路が生成する試験パターンが、リアルセルアレイに書き込まれる。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD FOR GENERATING TEST PATTERN
半導体集積回路およびそのテストパターン生成方法 - 特許庁 - PATH DELAY FAILURE SIMULATOR AND AUTOMATIC TEST PATTERN GENERATING SYSTEM
パス遅延故障シミュレータおよび自動テストパターン生成装置 - 特許庁 - To provide a test pattern generation device for automatically generating a test pattern without using a test pattern generation method and device related to an ATPG.
ＡＴＰＧに係るテストパターン生成方法・装置を用いずに、自動的にテストパターンを生成するテストパターン生成・装置を提供する。 - 特許庁 - The test pattern generation method, test pattern generation system, and test pattern generation device generate the test pattern through the use of a failure simulation execution means for executing failure simulation, and a test pattern generation means for generating the test pattern.
テストパターンの生成方法及びテストパターンの生成システム並びにテストパターン生成装置において、故障シミュレーションを実行する故障シミュレーション実行手段と、テストパターンを生成するテストパターン生成手段とを用いて、テストパターンを生成する。 - 特許庁 - TEST PATTERN GENERATING METHOD, DATA STRUCTURE OF TEST PATTERN, TEST PATTERN GENERATING DEVICE, DISPLAY PANEL INSPECTION SYSTEM, CONTROL PROGRAM, AND COMPUTER READABLE RECORDING MEDIUM WITH THE PROGRAM RECORDED THEREON
テストパターン発生方法、テストパターンのデータ構造、テストパターン発生装置、表示パネル検査システム、制御プログラム、及び該プログラムを記録したコンピュータ読み取り可能な記録媒体 - 特許庁 - A test pattern generated by a test pattern generating circuit 13 is recorded on a phase transition recording disk 1.
相変化記録ディスク１にテストパターン発生回路１３によって発生されたテストパターンが記録される。 - 特許庁 - A test pattern generating means 120 composes a part of the timing signal with a part of the test pattern every cycle period to generate the test pattern signal.
テストパターン生成手段１２０は、タイミング信号の一部と、テストパターンの一部とを各サイクル周期毎に合成し、テストパターン信号を生成する。 - 特許庁 - To provide a test pattern generating device that easily and automatically generates a test pattern without the preparation of complicated test pattern in verification for wiring connection of a semiconductor chip.
半導体チップの配線接続検証において、複雑なテストパターンの作成を必要とせず、テストパターンを容易に自動発生すること。 - 特許庁 - The integrated test pattern is generated by generating a pattern for merge to properly connect plural test patterns and simultaneously merging the test pattern for merge into the plural test patterns based on condition information by the test pattern generating part 17.
テストパタン生成部１７は、条件情報に基づいて、複数のテストパタンを適正に接続するためのマージ用パタンを生成すると共に、該マージ用パタンと複数のテストパタンとをマージして、一体化したテストパタンを生成する。 - 特許庁 - To provide a test pattern generation method, a test pattern generation system, and a test pattern generation device capable of efficiently generating a test pattern which is used for testing a semiconductor integrated circuit.
半導体集積回路のテストに用いるテストパターンを効率よく生成可能としたテストパターンの生成方法及びテストパターンの生成システム並びにテストパターン生成装置を提供する。 - 特許庁 - To provide a test pattern for verification generating system that is capable of facilitating a pattern input and generating an easily understood test pattern having excellent visibility.
容易にパタン入力ができ、視認性の良くて分かり易い検証用テストパタンを生成することができる検証用テストパタン生成システムを提供する。 - 特許庁 - AUTOMATIC GENERATING METHOD FOR LSI TEST PATTERN PROGRAM, ITS DEVICE, AND LSI TEST METHOD
ＬＳＩテストパターンプログラム自動生成方法およびその装置並びにＬＳＩテスト方法 - 特許庁 - The plural test patterns are read from a compile data storage part by a test pattern generating part 17.
テストパタン生成部１７は、コンパイルデータ記憶部２３から複数のテストパタンを読み込む。 - 特許庁 - A pattern select circuit selects an internal test pattern output from the pattern generating circuit in a first test mode, and selects an external test pattern supplied through a test terminal in a second test mode to output the selected test pattern to the memory chip.
パターン選択回路は、第１試験モード時に、パターン発生回路から出力される内部試験パターンを選択し、第２試験モード時に、試験端子を介して供給される外部試験パターンを選択し、選択した試験パターンをメモリチップに出力する。 - 特許庁 - METHOD AND DEVICE FOR GENERATING TEST PATTERN OF SEMICONDUCTOR DEVICE
半導体装置のテストパタン生成方法およびテストパタン生成装置 - 特許庁 - SEMICONDUCTOR MEMORY DEVICE AND TEST PATTERN DATA GENERATING METHOD FOR THE DEVICE
半導体メモリ装置およびこの装置のテストパターンデータ発生方法 - 特許庁 - To provide a semiconductor integrated circuit that has a built-in test controller for generating a test pattern only for a pin necessary in a test and a test pattern for all pins.
テストに必要なピンのみのテストパターンから、すべてのピンに対するテストパターンを生成するテストコントローラを内蔵した半導体集積回路を得ること。 - 特許庁 - A pattern generating circuit of the logic chip is operated in a first test mode, to generate an internal test pattern for the memory chip.
ロジックチップのパターン発生回路は、第１試験モード時に動作し、メモリチップ用の内部試験パターンを発生する。 - 特許庁 - To provide a test pattern generation apparatus capable of automatically generating a test pattern conforming to test constraints based on simulation results.
シミュレーション結果からテスター制約条件に合致したテストパターンを自動的に生成することのできるテストパターン生成装置を提供する。 - 特許庁 - To provide a pattern generation circuit of a BIST(build in self test) circuit capable of generating a prescribed test pattern in a small area by reducing the number of test pattern generation circuits, and a test pattern generation method for the BIST circuit.
テストパターン発生回路の数を減じることにより、小面積で所定のテストパターンを発生することができるＢＩＳＴ回路のパターン発生回路及び発生方法を提供する。 - 特許庁 - APPARATUS, METHOD, AND PROGRAM FOR GENERATING TEST PATTERN
テストパターン作成装置、テストパターン作成方法及びテストパターン作成プログラム - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT, TEST PATTERN GENERATING METHOD, AND CIRCUIT TESTING METHOD
半導体集積回路、試験パターン生成方法、及び回路試験方法 - 特許庁 - To reduce the time required for executing test pattern, and to reduce the time required for generating a test pattern.
試験パターンの実行に要する時間を削減するとともに、試験パターンの作成に要する時間を削減すること。 - 特許庁 - A test pattern signal is generated by a test pattern image generating means 11, and the signal is transmitted to a writing means 12.
テストパターン像発生手段１１ではテストパターン信号が生成され、その信号が書き込み手段１２へ送られる。 - 特許庁 - A test pattern insert data generating means 50 inserts the test pattern T to a position set by the input data Di to generate the test pattern insertion data TD.
試験パターン挿入データ生成手段５０は、入力データＤｉ中の設定された位置に試験パターンＴを挿入し、試験パターン挿入データＴＤを生成する。 - 特許庁 - The pattern generating means generates a test pattern signal used to form a test pattern including a plurality of gradation patches differing in gradation from each other.
パターン生成手段は、それぞれ階調が異なる複数の階調パッチを含むテストパターンを形成するためのテストパターン信号を生成する。 - 特許庁 - PATTERN GENERATING DEVICE AND METHOD, AND SEMICONDUCTOR INTEGRATED CIRCUIT TEST DEVICE
パターン発生装置及び方法並びに半導体集積回路試験装置 - 特許庁 - The semiconductor device having a DAC is equipped with a test pattern generating means having a storage part which stores a test pattern, and an input terminal of a clock signal for test.
テストパターンを記憶している記憶部をもつテストパターン発生手段と、テスト用クロック信号入力端子とを、ＤＡＣを有する半導体装置に備える。 - 特許庁 - A test pattern generating device 2 reads and writes a test pattern with regard to each address of semiconductor memories to be tested.
テストパターン発生装置２は、試験対象とする半導体メモリの各アドレスに対してテストパターンの書き込み，読み出しを行う。 - 特許庁 - A test pattern generating means 40 generates a test pattern T with the same data value as the code pattern data based on the set range and the initial value I.
試験パターン生成手段４０は、設定された範囲及び初期値Ｉにもとづいて、符号パターンデータと同一のデータ値を持つ試験パターンＴを生成する。 - 特許庁
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