「two-bit」を含む例文一覧(746)

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  • To provide a memory system having capability to correct a one-bit error and further to correct a two-bit error by using a code for detecting the two-bit error even when a burst error occurs and the two-bit error occurs in one code word.
    バースト誤りが生じて１符号語中に２ビット誤りが発生した場合でも、１ビット誤りを訂正し、更に、２ビット誤りを検出する符号を用いて２ビット誤りを訂正する可能性を有する記憶システムを提供すること。 - 特許庁
  • An improved rotary cone bit includes a drill bit main body having two or more leg portions extending from one end of the drill bit main body.
    改善された回転コーンビットは、ドリルビット本体の１つの端から延在する２つ以上の脚部分を有するドリルビット本体を含んでいる。 - 特許庁
  • To provide a system for utilizing dynamic reference by a two-bit cell memory.
    ２ビットセルメモリにてダイナミックリファレンスを利用するシステムを提供すること。 - 特許庁
  • Part c is interpreted as a 16-bit value that defines the rightmost two bytes of the binary address.
    cは 16 ビット値と解釈され、バイナリアドレスの右側の 2 バイトを表す。 - JM
  • A bit shift section 53 shifts an addition result by two bits in the descendant direction to obtain 8-bit output image data Dout.
    ビットシフト部５３は、加算結果を下位方向に２ビット分シフトして８ビットの出力画像データＤout を得る。 - 特許庁
  • Decision of received data of the asynchronous communication is performed not only by one bit length unit but also by two bit length unit.
    調歩同期通信の受信データの決定を１ビット長単位だけでなく、２ビット長単位でも行う。 - 特許庁
  • An encoding device 150 converts two-bit information data into four-bit encoded data according to a predetermined code rule.
    符号化装置１５０は、２ビットの情報データを所定の符号則に従って４ビットの符号化データに変換する。 - 特許庁
  • For 2-bit/4-bit conversion which is code conversion for the servo address information of a servo signal, 2-bit data are converted into 4-bit data, and the same numbers of 0 and 1, i.e., two, are always contained in the converted 4-bit data.
    サーボ信号のサーボアドレス情報に対するコード変換である２ビット−４ビット変換は、２ビットデータを４ビットデータに変換し、変換された４ビットデータ中に０および１が、必ず同数の２個づつ含まれる。 - 特許庁
  • Two redundancy bit regions bitL and bitR where a memory cell has been divided for each bit are provided at both the end parts of the bit region divided into N for a same bit, and a bit region with bit fail or the like is relieved by the redundancy bit regions bitR and bitL.
    メモリセルがあるビット毎に分割された２つの冗長ビット領域ｂｉｔＬ，ｂｉｔＲを同じあるビット毎にＮ分割されたビット領域の両端部にそれぞれ設け、これら冗長ビット領域ｂｉｔＲ，ｂｉｔＬによりビット不良などが存在するビット領域を救済する。 - 特許庁
  • The switch 19 between bit lines does not short-circuit the bit lines of two memory cells 13 and 14 to which complementary bit data is written in the first writing when writing the bit data n times.
    ビット線間スイッチ１９は、ビットデータをｎ回書き込むときの１回目の書き込みでは、相補のビットデータを書き込む２つのメモリセル１３，１４のビット線間を短絡しない。 - 特許庁
  • NON-VOLATILE MEMORY ELEMENT PROVIDED WITH TWO-BIT OPERATED TWO TRANSISTORS AND ITS DRIVING METHOD AND MANUFACTURING METHOD
    ２ビット作動の２トランジスタを備えた不揮発性メモリ素子並びにその駆動方法及び製造方法 - 特許庁
  • Two character ROMs for outputting 32-bit data are used as one set.
    ３２ビットのデータを出力するキャラＲＯＭ２個を１セットとして扱う。 - 特許庁
  • A data concatenator 131 concatenates two 16-bit data units supplied in two cycles and writes them as 32-bit data in a one-port SRAM 132 in one cycle.
    データ連結部１３１は、２サイクルかけて供給される２つの１６ビットデータを連結し、３２ビットデータとして１サイクルで１ポートSRAM１３２に書き込む。 - 特許庁
  • Two bit map areas are provided, as images 1 and 2, in a local memory 29.
    ローカルメモリ２９内に２つのビットマップエリアを設け、イメージ１、イメージ２とする。 - 特許庁
  • METHOD AND CIRCUIT FOR READING TWO BIT TYPE MEMORY CELL, AND SEMICONDUCTOR MEMORY DEVICE
    ２ビット型メモリセルの読み出し方法及び回路と半導体記憶装置 - 特許庁
  • To generate a bit value, the decoder first obtains two or more bit estimate values by sampling the electrical signal within a corresponding signaling interval two or more times.
    ビット値を生成するために、復号器は、最初に、対応する信号送信期間内で２度以上電気信号をサンプリングして、２以上のビット推定値を得る。 - 特許庁
  • In this case, two kinds of connection bit patterns can be selected.
    この場合では、２通りの接続ビットパターンを選択することが可能である。 - 特許庁
  • The two bit lines of each of the bit line pairs are connected to other precharge circuits and charged to the mutually different precharge voltage.
    各ビットライン対の二つのビットラインは、他のプリチャージ回路に連結され、相異なるプリチャージ電圧にチャージされる。 - 特許庁
  • A cache memory 300 comprises a two-bit saturation counter 320-n associated with each cache line and an N-bit global counter 310.
    キャッシュメモリ３００は、各キャッシュラインと関連する２ビット飽和カウンタ３２０−ｎと、Ｎビットグローバルカウンタ３１０を含む。 - 特許庁
  • The ASCII 7-bit code is used in personal computers, and two popular 8-bit codes(EBCDIC and ASCII-8) are used in many larger machines
    パーソナルコンピュータではASCII7ビットコード,大型コンピュータでは2種類の一般的な8ビットコード(EBCDICとASCII-8)が多く使われている - コンピューター用語辞典
  • Two different bit lines are connected to a pair of memory transistors respectively.
    互いに異なる２つのビットラインが一対のメモリトランジスタにそれぞれ連結される。 - 特許庁
  • A shift volume determining unit 176 determines a bit shift volume from the two power sum M.
    シフト量決定部１７６は、２べき和値Ｍからビットシフト量を決定する。 - 特許庁
  • a bit with a sharp center point for guidance and two side cutters
    ドリルの錐で、指針としての尖った中心点と2つのサイドカッターが付いている - 日本語WordNet
  • FERROELECTRIC MEMORY HAVING WIDE OPERATING VOLTAGES AND TWO OR MORE BIT MEMORIES PER CELL
    広い動作電圧及びセル当り複数ビット記憶を持つ強誘電体メモリ - 特許庁
  • I'd originally planned to stay for only a day or two but now i'm thinking I should stay a bit longer.
    2・3日の滞在にしようと思ってたんだけど もっと長くいるつもりよ - 映画・海外ドラマ英語字幕翻訳辞書
  • He was a bit more frank than before, and even cracked a joke or two while chatting with us.
    彼は, 以前より少し捌けて, 雑談の時にも冗談をとばしさえした. - 研究社 新和英中辞典
  • The digital filter part 13 is constituted by a 2 bit decoder 18 and a low pass filter 19, and the 2 bit decoder 18 converts the two of the 1 bit signals into multi-bit signals at a time.
    前記デジタルフィルタ部１３を２ｂｉｔデコーダ１８と、ローパスフィルタ１９とを備えて構成し、２ｂｉｔデコーダ１８が、前記１ビット信号を２ビットずつ纏めてマルチビット信号に変換する。 - 特許庁
  • The weighting selection circuit assigns two PMOS transistors to bit 2 of the 4-bit counter 33p, four PMOS transistors to bit 3, and eight PMOS transistors to bit 4 (MSB).
    重み付け選択回路３３ｐは、４ビットカウンタ３３ｐのビット２には、２つのＰＭＯＳトランジスタ、ビット３には、４つのＰＭＯＳトランジスタ、ビット４（ＭＳＢ）には、８つのＰＭＯＳトランジスタを割り当てる。 - 特許庁
  • An address adjustment means 1c determines a logic reversed set of two bit strings as a replaced address when the first bit string is larger than the second bit string, and determines a set of two bit string as a replaced address in other cases.
    アドレス調整手段１ｃは、第１のビット列が第２のビット列より大きい場合には２つのビット列をそれぞれ論理反転した組を入替アドレスと判定し、それ以外の場合には２つのビット列の組を入替アドレスと判定する。 - 特許庁
  • A third data bit can be transmitted by two D.C levels supplied by two pairs of data lines.
    ２対のデータ線によって供給される２つのＤＣレベルにより、第３のデータビットを伝送することができる。 - 特許庁
  • The controller is operable to fetch a thirty-two bit word of the received bit-stream, determines whether or not the start code prefix and the start code value are properly aligned within the thirty-two bit word, and determine whether or not the least significant byte of the thirty-two bit word may be part of the start code prefix if not properly aligned within the thirty-two bit word.
    該制御器は受取ったビットストリームのうちの３２ビットワードをフェッチし、該３２ビットワード内においてスタートコードプレフィックスとスタートコード値が適切に整合されているか否かを決定し、該３２ビットワード内において適切に整合されていない場合には、該３２ビットワードの最小桁バイトがスタートコードプレフィックスの一部である可能性があるか否かを決定する、べく動作可能である。 - 特許庁
  • According to the code rule that the encoding device uses, one of four kinds of bit streams that the information data possibly include is converted into a four-bit bit stream wherein two bits at successive bit positions have values of "1" and a four-bit bit stream wherein all bits have values of "0" alternately.
    符号化装置で使用される符号則においては、情報データがとり得る４種類のビット列に関して、いずれか１種類のビット列は、ビット位置が連続する２ビットの各値が“１”を示す４ビットのビット列と、全ビットの値が“０”を示す４ビットのビット列とに交互に変換される。 - 特許庁
  • Bit lines are formed in metal wiring layers and dispersed into two layers, whereby the pitch P of the bit lines can be relaxed.
    ビット線を金属配線層で形成し、２層に分散させることによってビット線のピッチＰを緩和することができる。 - 特許庁
  • To provide a bit line decoder scheme selecting one memory cell comprising two storage site in a dual bit memory cell array.
    デュアルビット・メモリ・セルのアレーで２つの記憶サイトを含む１つのメモリ・セルを選択するビット線デコーダ構造を提供すること。 - 特許庁
  • Moreover, two memory cells MC are selected, and the sub-bit line SBL from the memory cell to the main bit line MBL is held between these memory cells.
    また、メモリセルＭＣを２つ選択し、これらのメモリセルで、メモリセルから主ビット線ＭＢＬに至る副ビット線ＳＢＬを挟む。 - 特許庁
  • Two or more bit streams are selected from among bit streams which are subjected to encoding with different encoding parameters, and are connected and outputted.
    符号化パラメータが異なる符号化を行ったビットストリームから、2つ以上のストリームを選択し、それらを接続して出力する。 - 特許庁
  • A pair of parallel 16×16 multipliers each of which has two 32-bit inputs and one 32-bit output are included in the microprocessor.
    各々２つの３２ビット入力および１つの３２ビット出力を有する１対の並列１６ｘ１６乗算器を含む。 - 特許庁
  • Then the two-bit comparison flags G1, G2, H1, H2 are operated by a two-bit comparator 23, and an output indicating the maximum input out of the inputs D1, D2 is obtained.
    さらに、２ビット比較器２３によって、２ビット比較フラグＧ１，Ｇ２，Ｈ１，Ｈ２の演算が行われ、入力Ｄ１，Ｄ２のうち、最大のものを示す出力が得られる。 - 特許庁
  • In more detail, two NMOS transistors are used as a pass gate of one group of bit line, two PMOS transistors are used as a pass gate of another group of bit line.
    さらに詳細には、２個のＮＭＯＳトランジスタは１組のビット線のパスゲートとして使用され、２個のＰＭＯＳトランジスタは別の組のビット線のパスゲートとして使用される。 - 特許庁
  • A lady among onlookers bit off two toes of his right leg and escaped.
    そのとき参観者の1人の貴婦人が右足の指2個を噛み切って逃走した。 - Wikipedia日英京都関連文書対訳コーパス
  • The Mousesystems protocol uses 1 start bit, 8 data bits, no parity and two stop bits at the speed of 1200 bits/sec.
    マウスシステムズプロトコルは、1200 bits/secで、1 スタートビット、8 データビット、パリティなし、2 ストップビットである。 - JM
  • A bit configuration of address data allocated to the memory 42 is divided into two on the upper bit side and the lower bit side; and the upper bit side is allocated to a first memory array 42A and the lower bit side is allocated to a second memory array 42B.
    メモリ４２に割り当てられるアドレスデータのビット構成は、上位ビット側と下位ビット側の２つに分割されており、前記上位ビット側が第１メモリアレイ４２Ａに割り当てられ、前記下位ビット側が第２メモリアレイ４２Ｂ割り当てられている。 - 特許庁
  • If the bit length of the burst error exceeds the predetermined bit length, a second control means extends at least a part of the voice data for one bit to two bits to allocate the data to the two slots.
    バースト誤りのビット長が規定のビット長を越える場合、第２制御手段により、２つのスロットに対して音声データの少なくとも一部をビットごとに２ビットに拡張して割り付けて通信を行う。 - 特許庁
  • Moreover, memory consumption quantity is reduced by a method for two times conversion processing using a conversion table for converting the tone depth from one-bit to two-bit in expanding and converting the image of 1-bit tone depth into an image of 4-bit tone depth.
    さらに、濃淡深度が１ビットのイメージを濃淡深度が４ビットのイメージに拡張変換する際に、濃淡深度が１ビットから２ビットへの変換テーブルを用いて２回の変換処理を行う方法により変換テーブルによるメモリ消費量を削減した。 - 特許庁
  • An address conversion means 1b generates a first bit string with the basic addresses shifted to the right by one bit, and a second bit string obtained by putting the first bit string in reverse order, for every two basic addresses different only in the lowest bits.
    アドレス変換手段１ｂは、最下位ビットのみが異なる２つの基本アドレス毎に、基本アドレスを１ビット右シフトした第１のビット列と、第１のビット列を逆順にした第２のビット列とを生成する。 - 特許庁
  • For the servo address information after the conversion, one or two different bits are inserted between a bit 0 and a bit 0 or between a bit 1 and a bit 1, i.e., between equal bits, and no three or more equal bits continue.
    変換後のサーボアドレス情報は、ビット０とビット０あるいはビット１とビット１との間、すなわち同一のビットの間には、異なるビットが１または２個入っており、同一のビットが３以上連続していない。 - 特許庁
  • The certain bit position in one window sequence of two of m pieces of the window sequences and a certain bit position in another window sequence are associated with the same bit position in this u bit sequence.
    そのｍ個のウィンドウ・シーケンスの中の２つうちの一方のウィンドウ・シーケンスにおける或るビット位置と他方のウィンドウ・シーケンスにおける或るビット位置とが、そのｕビット・シーケンスにおける同じビット位置に関係付けられる。 - 特許庁
  • These message and value are coded into 2m pieces of n-bit two dimensional error correcting code languages by an (n, k) two dimensional coder having a BCH code.
    ＢＣＨ符号などの（ｎ，ｋ）２元符号器で、２ｍ個のｎビット２元誤り訂正符号語に符号化する。 - 特許庁
  • The auger bit 10 used for the soil auger has at least two curvature thick plates 12.
    土壌オーガ用のオーガビット１０は、少なくとも２枚の湾曲厚板１２を有する。 - 特許庁
  • These data is transmitted to a read-out data conversion circuit 13, and converted to two bit data.
    これらのデータは、読出データ変換回路１３へ伝送され、２ビットデータに変換される。 - 特許庁
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