「valid memory address」を含む例文一覧(23)

  • User memory address was not valid.
    ユーザーメモリアドレスが不正。 - JM
  • points to memory which is not a valid part of the process address space.
    が指しているメモリが正しいプロセスのアドレス空間にない。 - JM
  • set points to memory which is not a valid part of the process address space.
    setが指しているメモリが、プロセスのアドレス空間の有効な部分ではない。 - JM
  • mask points to memory which is not a valid part of the process address space.
    maskが指しているメモリが、プロセスのアドレス空間の有効な部分ではない。 - JM
  • The name argument points to memory not in a valid part of the process address space.
    name引き数の指しているメモリが有効なプロセスのアドレス空間の一部でない。 - JM
  • That is, first, the circuit generates a memory address of a memory array by controlling an address generating circuit, and sets a valid flag of the entry of an address of movement destination to invalid.
    すなわち、まず、アドレス生成回路を制御してメモリアレイのメモリアドレスを生成し、移動先アドレスのエントリのバリッドフラグを無効に設定する。 - 特許庁
  • This means that adding a small integer may be added to the address and the result is also a valid memory address.
    このことは、小さな整数をそのアドレスに加算でき、またその結果も有効メモリアドレスになることを意味する。 - コンピューター用語辞典
  • Address strobe(AS) is one of the input signals of a memory device, especially semiconductor memory, which is asserted to tell the memory device that the address inputs are valid.
    アドレスストローブ信号(AS)は,記憶装置,特に半導体メモリの入力信号の1つであり,アドレス入力が有効であることを記憶装置に知らせると断言されている． - コンピューター用語辞典
  • When memory capacity is increased, the memory capacity is used as a V-bit selection signal C performing selection of a valid bit register without increasing the Tag address A of an access address.
    メモリ容量が増加した場合、アクセスアドレスのＴａｇアドレスを増やさずに、バリッドビットレジスタの選択を行うＶ−ｂｉｔ選択信号として使用する。 - 特許庁
  • Thus, cache data of the corresponding address whose VALID flag is reset is discarded without being written back to the memory 104.
    これにより、ＶＡＬＩＤフラグがリセットされた、該当するアドレスのキャッシュデータはメモリ１０４に書き戻されることなく破棄される。 - 特許庁
  • In each entry of a tag storage section 220 of the cache memory, "pending" 224 is stored in addition to a tag address 221, "valid" 222 and "dirty" 223.
    キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、保留中２２４を記憶する。 - 特許庁
  • When the data in the address region are written in a cache memory according to cache mistake, the replacement protection bit L of the write entry is set as a valid value.
    キャッシュミスによりアドレス領域内のデータをキャッシュメモリに書き込むときに、書き込むエントリのリプレース保護ビットＬを有効な値に設定する。 - 特許庁
  • Each entry in a cache memory of a tag storage section 220 stores the number of times referenced 224 along with a tag address 221, a valid 222 and a dirty 223.
    キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、参照回数２２４を記憶する。 - 特許庁
  • A CPU 8B accesses a mask memory 3B according to a fail address (h) and a data enable (k), processes only valid data among the read-in data and stores mask information (i) in the mask memory 3B.
    ＣＰＵ８Ｂは、フェイルアドレスｈおよびデータイネーブルｋに従って、マスクメモリ３Ｂをアクセスし、読み込まれたデータのうち、有効データのみ処理し、マスク情報ｉをマスクメモリ３Ｂに格納する。 - 特許庁
  • A specific address area of a cache address area is set in a non-cache area setting register (4) with an area setting valid bit to a cache memory (8), when the specific address area is accessed by a CPU core (1) and when a corresponding area is set in the non-cache area by the area setting valid bit, an external memory is accessed.
    キャッシュメモリ（８）に対し、キャッシュアドレス領域の特定のアドレス領域を非キャッシュ領域設定レジスタ（４）に領域設定有効ビットともに設定し、この特定アドレス領域がＣＰＵコア（１）によりアクセスされたとき、対応の領域が非キャッシュ領域に領域設定有効ビットにより設定されているときには、外部のメモリに対しアクセスする。 - 特許庁
  • Furthermore, the cache line 11 of the primary cache memory 1 includes a plurality of data entry units 11a for storing data, a plurality of valid bit units 11b indicating that data are either valid or invalid correspondingly to the respective data entry units 11a, and an address entry unit 11c for storing the address of the cache line 11.
    さらに、１次キャッシュメモリ１のキャッシュライン１１は、データを記憶する複数のデータエントリ部１１ａと、データエントリ部１１ａに対応して、データが有効又は無効であること示す複数の有効ビット部１１ｂと、キャッシュライン１１のアドレスを記憶するアドレスエントリ部１１ｃと、を含んでいる。 - 特許庁
  • If the the home system memory is not inside the first matching domain, the matching state field is set to a matching state showing that the address tag is valid, the storage position includes no valid data, the first matching domain includes no home system memory, and the memory block is cached outside the first matching domain according to formation of the state.
    もしなければ、整合状態フィールドは、アドレス・タグは有効であることと、記憶位置は有効なデータを含まないことと、第１の整合ドメインはホーム・システム・メモリを含まないことと、状態の形成に従ってメモリ・ブロックが第１の整合ドメインの外部にキャッシュされることとを示す整合状態に設定される。 - 特許庁
  • A digital comparator 2 compares an address input of an address control memory 15 with a data output and controls a clamp section 3 to clamp data outputs (#1-#N) when the address input and the data output are coincident with each other and the OR section 1 outputs the valid signal.
    デジタルコンパレータ２は、アドレスコントロールメモリ１５のアドレス入力とデータ出力とを比較し、アドレス入力とデータ出力が一致し、更にＯＲ部１から有効信号が出力されている場合は、クランプ部３に対して、データ出力（＃１〜＃Ｎ）をクランプするよう制御する。 - 特許庁
  • To exert the original performance of a cache by making the full bit of a tag address be a valid value regardless of memory capacity.
    メモリ容量に関わらずＴａｇアドレスが常に全ｂｉｔ有効値となり、キャッシュ本来の性能を発揮することができるキャッシュ制御方法およびキャッシュコントローラを提供する。 - 特許庁
  • This decoded result is latched in a latch circuit K with timing with which a chip selecting signal is shifted to a valid state, and the memory cell is activated by address signals AD0-AD3 being this latched contents.
    このデコード結果をチップセレクト信号が有効状態に遷移するタイミングでラッチ回路ＬＫにラッチし、このラッチ内容であるアドレス信号ＡＤ０〜ＡＤ３によってメモリセルを活性化する。 - 特許庁
  • The controller 5 executes standby processing for keeping the address buffer 3 in a standby state till skew time passes after the transition of the external address signal is detected and also executes decoding processing while the memory cell selection signal changes from an invalid state to a valid state from the output of the internal address signal, in parallel.
    そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。 - 特許庁
  • When a replacement object way is selected according to the cache mistake according to following access to any region other than the address region, the way of the entry whose replacement protection bit L is valid is prevented from being selected so that the data on the cache memory can be protected from being replaced.
    以降のアドレス領域外のアクセスによるキャッシュミスでリプレース対象ウェイを選択するときには、リプレース保護ビットＬが有効なエントリのウェイは選択されず、キャッシュメモリ上のデータをリプレースから保護される。 - 特許庁
  • If it is determined that an access from a master meets a condition of an invalidation range setting unit 121, a cache controller 110 forcibly resets a VALID flag 113 of a corresponding address in a tag memory 111 through an invalidation determination circuit 120 and a tag memory modification unit 122.
    マスタからのアクセスが無効化範囲設定部１２１の条件に合致すると判定された場合、キャッシュコントローラ１１０は、無効化判定回路１２０及びタグメモリ改変部１２２により、タグメモリ１１１内の該当するアドレスのＶＡＬＩＤフラグ１１３を強制的にリセットする。 - 特許庁

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