「voltage node」を含む例文一覧(1098)
＜前へ 1 2 .... 9 10 11 12 13 14 15 16 17 .... 21 22 次へ＞- Output currents of the voltage converting circuit CNV1 are supplied to a current source I1 and a capacity C1 through a connection node ND11.
電圧変換回路ＣＮＶ１の出力電流は、接続ノードＮＤ１１を介して、電流源Ｉ１と容量Ｃ１とに供給される。 - 特許庁 - The node and one terminal of the gradation resistor group supply gradation voltages V_g1 to V_gn, based on the reference supply voltage to a D/A converter 3.
ノード及び階調抵抗群の一端は、基準供給電圧に基づく階調電圧Ｖ_ｇ１〜Ｖ_ｇｎをＤ／Ａコンバータ３に供給する。 - 特許庁 - As the voltage VB drops, a current I60 for compensation corresponding to the drop is outputted from a transient response improving unit 60 to the node NA.
電圧ＶＢが低下すると、その低下分に応じた補償用の電流Ｉ６０が過渡応答改善部６０からノードＮＡに出力される。 - 特許庁 - The output node temporarily holds a voltage state within the delay insertion gate, correcting any distortion in the duty cycle of the input signals.
出力ノードは、遅延挿入ゲートの中の電圧状態を一時的に保持し、入力信号のデューティ・サイクルのひずみがあればそれを補正する。 - 特許庁 - A data status on a single node to fix the voltage level can be passed through one or more cascade connected latch stage and additional circuit.
電圧レベルを固定する単一のノード上のデータ状態が、１つ以上のカスケード接続されたラッチ段および追加の回路を通され得る。 - 特許庁 - As a voltage of a node N1A is kept constant independent of channel modulation, a desired current I_EL flows to the light emitting diode OLED.
ノードＮ１Ａの電圧はチャネル変調によらず一定に保持されることから、発光ダイオードＯＬＥＤには所望の電流Ｉ_ＥＬが流れる。 - 特許庁 - To the control electrode node 6c of a clamp element 5, a bias voltage VC for turning the clamp element into the boundary region of ON/OFF states is applied.
クランプ素子（５）の制御電極ノード（６ｃ）にこのクランプ素子がオン／オフ状態の境界領域となるバイアス電圧ＶＣを印加する。 - 特許庁 - To achieve a high speed charge-discharge operation of a level up shifter an output node and a low input voltage, and prevent the unstable propagation.
レベルアップシフタにおいて出力ノードにおける充放電動作の高速化、入力電圧の低電圧化、並びに不定伝播を防止する。 - 特許庁 - The P channel MOS TR 3 is connected at its gate terminal to the node N1 and receives the cell plate voltage VCP_H at its drain terminal.
ＰチャネルＭＯＳトランジスタ３は、そのゲート端子がノードＮ１に接続され、セルプレート電圧ＶＣＰ＿Ｈをソース端子およびドレイン端子に受ける。 - 特許庁 - The P channel MOS TR 2 is connected at its source terminal and drain terminal to the node N1 and receives the cell plate voltage VCP_L at its gate terminal.
ＰチャネルＭＯＳトランジスタ２は、そのソース端子およびドレイン端子がノードＮ１に接続され、セルプレート電圧ＶＣＰ＿Ｌをゲート端子に受ける。 - 特許庁 - Then the level shifter is activated and increases the internal node voltage to the output power high level, ensuring that the output pull-up (P12) is completely off.
レベルシフタはアクティブになり、内部ノードの電圧を出力パワーハイレベルに上昇させ、出力プルアップ（Ｐ１２）が完全にオフされるようにする。 - 特許庁 - In writing data, a first driver connects electrically a first shared node to one side of first and second voltage in accordance with write data.
データ書込時に、第１のドライバは、書込データに応じて第１の共有ノードと第１および第２の電圧の一方とを電気的に接続する。 - 特許庁 - The final stage circuit is provided with an output stage transistor MP31 whose gate is connected to the node N1 and which controls the voltage of an output terminal OUT.
最終段回路は、ゲートがノードＮ１に接続され、出力端子ＯＵＴの電圧を制御する出力段トランジスタＭＰ３１を備える。 - 特許庁 - Supply of reference voltage Vref from a reference voltage generating circuit 11 is stopped to a node A on peripheral power source wiring CPL, while P channel MOS transistors P1, P2 are turned on and applying voltage is supplied to an external pin PIN.
周辺電源配線ＣＰＬ上のノードＡには、参照電圧発生回路１１からの参照電圧Ｖｒｅｆの供給が途絶えるとともに、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２がオンして外部ピンＰＩＮへの印加電圧が供給される。 - 特許庁 - The high-breakdown voltage P-type FETs 60-1 to 60-z are connected between the power supply NVDD3 and an power supply output node NVDD2, to respectively supply a voltage VDD3, according to the output signals "L" from the high-voltage inverters 50-1 to 50-z.
高耐圧Ｐ型ＦＥＴ６０−１〜６０−ｚは、電源ＮＶＤＤ３と電源出力ノードＮＶＤＤ２間に接続され、それぞれ、高圧インバータ５０−１〜５０−ｚからの出力信号“Ｌ”に応じて電圧ＶＤＤ３を供給する。 - 特許庁 - This pull-down circuit includes a pull-down transistor (21), having the same threshold voltage characteristics as a memory cell transistor pulling down the voltage level of the driver power supply node, and a gate control circuit (30) for adjusting at least the gate voltage of the pull-down transistor.
このプルダウン回路は、ドライバ電源ノードの電圧レベルをプルダウンするメモリセルトランジスタと同じしきい値特性を有するプルダウントランジスタ（２１）と、このプルダウントランジスタ２１のゲート電圧を少なくとも調整するゲート制御回路（３０）を含む。 - 特許庁 - In a write period, a transistor 213 is turned on and a data signal X-j is supplied and the voltage of the node B is changed by as much as the voltage meeting the current to be passed to an OLED element 230.
書込期間では、トランジスタ２１３をオンさせるとともに、データ信号Ｘ−ｊを供給して、ノードＢの電圧を、ＯＬＥＤ素子２３０に流す電流に応じた分だけ電圧変化させる。 - 特許庁 - The gate of the NMOS transistor M9 of the first pumping part 220 of the first boosted voltage generating unit 200 is connected to a node N3 of the third pumping part 320 of the second boosted voltage generating unit 300.
第１昇圧電圧発生部２００の第１ポンピング部２２０のＮＭＯＳトランジスタＭ９のゲートを第２昇圧電圧発生部３００の第３ポンピング部３２０のノードＮ３に接続する。 - 特許庁 - When disconnecting the fuse F3, while applying a high voltage Vhh for fuse disconnection to an external terminal V2, a transistor N6 is turned to an on-state and a ground voltage GND is applied to a node V5.
ヒューズＦ３の切断時には、外部端子Ｖ２にヒューズ切断用の高電圧Ｖｈｈを印加しながら、トランジスタＮ６をオン状態に制御してノードＶ５に接地電圧ＧＮＤを印加する。 - 特許庁 - Similarly, n type transistors 11b and 11c for determining a VL voltage level are each connected to a VL power source and the output node, and signal voltage is independently applied to gates L1 and L2.
同様に、ＶＬ電圧レベルを決定するｎ型トランジスタ１１ｂ、１１ｃはそれぞれＶＬ電源と出力ノードとに接続されており、ゲートＬ１、Ｌ２に独立して信号電圧が印加される。 - 特許庁 - Since the amplifying part 20 is driven by a boosted voltage VCP generated in a boosting part 50, the signals V2 outputted from the node N2 to the output part 30 become higher than the power supply voltage VDD.
増幅部２０は、昇圧部５０で生成された昇圧電圧ＶＣＰで駆動されるので、ノードＮ２から出力部３０に出力される信号Ｖ２は、電源電圧ＶＤＤよりも高くなる。 - 特許庁 - A half bus circuit 224 of this output buffer blocks an output voltage passing through a final output stage, resulting in destruction of an output buffer 200, when an output voltage applied to an output node exceeds a supply vltage.
ハーフパス回路２２４は、出力ノードに印加される出力電圧が供給電圧を越えると出力電圧が最終出力段を通って出力バッファ２００を破壊させるのをブロックする。 - 特許庁 - The first transistors (Q21, Q41) connect the gates to a first bit line (BL) and apply a predetermined voltage (H level) to the second node (N2) in response to the voltage of the first bit line at the write-in of data.
第１トランジスタ（Ｑ２１、Ｑ４１）は、第１ビット線（ＢＬ）にゲートを接続し、データ書き込み時の第１ビット線の電圧に応答して所定の電圧（Ｈレベル）を第２ノード（Ｎ２）に印加する。 - 特許庁 - In the resistance part 106, a reference gradation voltage is applied to a reference gradation voltage application node among a plurality of nodes interconnected via a signal path having a resistance component.
そして、抵抗部１０６では、抵抗成分を有する信号経路を介して互いに接続された複数のノードのうち、基準階調電圧印加ノードに対して基準階調電圧が印加される。 - 特許庁 - A variable capacitor 6, whose capacitance is changed by an input voltage, is connected to an output of the amplifier 1, and a prescribed control voltage is applied from an output node 9 to the variable capacitor 6.
増幅器１の出力側には、入力電圧によって容量が変化するバリキャップ６が接続され、このバリキャップ６には出力ノード９から所定の制御電圧ａが印加される。 - 特許庁 - The detector activates the second power supply ON signal when detected that an internal node of the internal circuit is set to an initial state by that the internal power supply voltage exceeds a first voltage.
検知部は、内部電源電圧が第１電圧を超えることにより、内部回路の内部ノードが初期状態に設定されたことを検出したときに第２電源オン信号を活性化する。 - 特許庁 - A switch element contact-connects the control terminal Ga to the second voltage line in a first contact state and contact-connects the signal node Na to the second voltage line in a second contact state.
スイッチ部品は、第１接点状態において制御端子Ｇａを第２電圧ラインに接点接続し、第２接点状態において信号ノードＮａを第２電圧ラインに接点接続する。 - 特許庁 - Then, a transistor 15 is turned ON, a power supply voltage VCC2 is charged into an electrostatic capacitor 16 and an inverse bias capacitance of a diode 17, and the potential of a node X is set to the power supply voltage VCC2.
そして、トランジスタ１５がＯＮし、静電容量１６、ダイオード１７の逆バイアス容量に電源電圧ＶＣＣ２の電荷が充電され、ノードＸの電位は電源電圧ＶＣＣ２となる。 - 特許庁 - An input diode 16 is provided in a direction where an anode is on the side of a reference voltage terminal 106, between a node N1, between the reverse flow preventing transistor 12 and the main transistor 10, and a reference voltage terminal 106.
入力ダイオード１６は、逆流防止トランジスタ１２とメイントランジスタ１０の接続点Ｎ１と基準電圧端子１０６との間に、アノードが基準電圧端子１０６側となる向きで設けられる。 - 特許庁 - A first inverter circuit 5 is provided for supplying electric charges to the output node A when power supply voltage is instantaneously interrupted and falls to a predetermined voltage or lower, and inverting the output of the power-on reset circuit.
そして、瞬断して電源電圧が所定電圧以下になると出力ノードＡに電荷を供給して、パワーオンリセット回路の出力を反転させる第１の反転回路５を設ける。 - 特許庁 - A number of switchably conductive devices such as FETs each characterized by a different threshold voltage are connected in parallel between a transmission line node such as an output pad and a voltage source.
それぞれ異なる閾値電圧によって特徴づけられるＦＥＴ等の多数の切り換え可能な導電性デバイスが、出力パッド等の伝送線路ノードと電圧源の間に並列に接続される。 - 特許庁 - To provide a voltage tranforming circuit and a semiconductor integrated circuit which can charge an output node with a high speed to enable high speed voltage transformation, while a power consumption is not increased.
出力ノードを高速に充電して高速な電圧変換を可能とし、しかも消費電力が増大しない電圧変換回路及び半導体集積回路を提供することを特徴とする。 - 特許庁 - When the FET for high voltage drive is turned off, the FET drive circuit for high voltage drive is connected to the reflux diode and the node of a wiring pattern for earth.
高電圧駆動用ＦＥＴをオフするとき、高電圧駆動用ＦＥＴ駆動回路はトランジスタで高電圧駆動用ＦＥＴのゲートを還流ダイオードと接地用配線パターンの接続点に接続する。 - 特許庁 - The gate terminal level of a first load transistor connected to an external resistor, whose impedance is specified is controlled, so that the voltage of the connection node becomes 1/2 the drive power supply voltage of an output buffer circuit.
インピーダンス指定の外部抵抗に接続される第１の負荷トランジスタのゲート端子レベルを、それらの接続ノードが出力バッファ回路の駆動電源電圧の１／２になるように制御する。 - 特許庁 - One end of the electromagnet coil 151 is common in the respective electromagnets, and this common node R is controlled so as to maintain intermediate voltage Vc by an intermediate voltage maintaining circuit 451.
そして、電磁石巻線１５１の一端は、各電磁石において共通となっており、この共通ノードＲは、中間電圧維持回路４５１により、中間電圧Ｖｃを維持するように制御されている。 - 特許庁 - The regulator includes many switching circuits responding to a corresponding pulse width modulation signal to make switching of input voltage and passing thereof through an output inductor via a phase node to generate output voltage.
レギュレータは多数のスイッチング回路を含んでおり、対応するパルス幅変調信号に応答して、入力電圧をスイッチングし位相ノードを経由させて出力インダクタを通させ、出力電圧を発生する。 - 特許庁 - A comparator circuit (490) is activated in response to a clock signal (ϕck) which stipulates an internal signal output timing and compares the voltage on the first power source node (300) with reference voltage (Vref).
比較回路（４９０）は、内部信号出力タイミングを規定するクロック信号（φｃｋ）に応答して活性化されて、第１の電源ノード（３００）上の電圧と基準電圧（Ｖｒｅｆ）とを比較する。 - 特許庁 - The amplifier part 20 is driven on a boosted voltage VCP that is generated by a booster part 50, so that a signal V2 outputted from a node N2 to the output part 30 becomes higher than the power supply voltage VDD.
増幅部２０は、昇圧部５０で生成された昇圧電圧ＶＣＰで駆動されるので、ノードＮ２から出力部３０に出力される信号Ｖ２は、電源電圧ＶＤＤよりも高くなる。 - 特許庁 - Resistors R1, R2 are connected in series between a node VRTin receiving a high level reference voltage VRT and a node VRBin receiving a low level reference voltage VRB independently of n series resistors (r) used to produce a reference voltage for each sub analog/digital converter 9 so as to generate a DC bias voltage VRT1 to bias an AC component of an external analog input signal VA.
各サブＡ／Ｄコンバータ９のリファレンス電圧を発生するｎ個の直列抵抗ｒとは独立に高電位側リファレンス電圧ＶＲＴを受けるノードＶＲＴｉｎと低電位側リファレンス電圧ＶＲＢを受けるノードＶＲＢｉｎとの間に直列抵抗Ｒ１，Ｒ２を直列に接続することにより、外部アナログ入力信号ＶＡの交流成分をバイアスする直流バイアス電圧ＶＲＴ１を生成する。 - 特許庁 - This memory device comprises memory cells (10) provided with memory structure being switchable for a memory state, and a programming circuit (40) in which first voltage is applied to a first node of the memory structure and second voltage is applied to a second node so that the first voltage and the second voltage are made inverse polarity each other, and which performs writing for the memory cell (10).
メモリ装置であって、記憶状態のスイッチングが可能な記憶構造を備える記憶セル（１０）と、第１の電圧及び第２の電圧が逆極性になるようにして、前記記憶構造の第１のノードに前記第１の電圧を印加し、前記記憶構造の第２のノードに前記第２の電圧を印加して、前記記憶セル（１０）に書き込みを施すプログラミング回路（４０）が含まれている、メモリ装置。 - 特許庁 - The first capacitor and the first resistor generate a ripple voltage signal, made to relate to the switch output voltage, so as to supply the ripple voltage signal, namely, which is the ripple voltage signal having the magnitude being a function of a capacitance value of the second capacitor, to the feedback voltage node for the use in the fixed on-time/minimum off-time feedback control scheme.
それら第１のキャパシタおよび第１の抵抗器は上記スイッチ出力電圧に関連づけられたリプル電圧信号を発生してそのリプル電圧信号、すなわち第２のキャパシタの容量値の関数である大きさを備えるリプル電圧信号を固定オン時間・最小オフ時間饋還制御スキーム用に饋還電圧ノードに供給する。 - 特許庁 - The current drive circuit which supplies a signal current to a node of a circuit driven through a signal line is provided with a precharging means of supplying a precharging voltage to the node through the signal line, and the precharging means has a supply means of supplying the precharging voltage to the node and the signal line prior to the supply of the signal current.
駆動対象回路のノードに信号線を介して信号電流を供給する電流駆動回路において、前記信号線を介して前記ノードにプリチャージ電圧を供給するプリチャージ手段を設け、前記プリチャージ手段は、前記信号電流の供給に先立って前記ノード及び前記信号線に前記プリチャージ電圧を供給する供給手段を有する。 - 特許庁 - The current driving circuit which supplies a signal current to a node of a circuit to be driven through a signal line is provided with a precharging means of supplying a precharging voltage to the node through the signal line, and the precharging means has a supply means of supplying the precharging voltage to the node and signal line prior to supply of the signal current.
駆動対象回路のノードに信号線を介して信号電流を供給する電流駆動回路において、前記信号線を介して前記ノードにプリチャージ電圧を供給するプリチャージ手段を設け、前記プリチャージ手段は、前記信号電流の供給に先立って前記ノード及び前記信号線に前記プリチャージ電圧を供給する供給手段を有する。 - 特許庁 - A first current controller feeds a current to an output node in response to a first logic level of a first signal and buffers an input voltage to provide an output on the output node in response to a second logic level of the first signal.
第１電流制御部は、第１信号の第１論理レベルに応答して電流を出力ノードに供給し、第１信号の第２論理レベルに応答して入力電圧をバッファリングして出力ノードに出力する。 - 特許庁 - An N-type MOS Tr 112A is connected between the node 106A of the signal line and a ground voltage Vss, the S is connected to the node 106A of the signal line, and the D is connected to the Vss together with the G electrode and the substrate.
信号線のノード１０６Ａと接地電圧Ｖｓｓの間にはＮ型ＭＯＳＴｒ１１２Ａが接続され、そのＳは信号線のノード１０６Ａに、ＤはＧ電極及び基板と共にＶｓｓに接続されている。 - 特許庁 - The electric charge converted by the photoelectric conversion element PD1 is accumulated in a storage node P1 (capacitative element C1), and a voltage value according to the accumulated electric charge of the storage node P1 (capacitive element C1) is output as a sensor detection signal.
光電変換素子ＰＤ１によって変換された電荷は蓄積ノードＰ１（容量素子Ｃ１）に蓄積され、蓄積ノードＰ１（容量素子Ｃ１）の蓄積電荷に応じた電圧値がセンサ検出信号として出力される。 - 特許庁 - Memory elements provided by an integrated circuit having a memory cell storing data bits corresponding to one side of voltage of Low and High are connected to a data node storing data bits, also, connected to reversed data node storing inversion of data bit.
ローとハイの電圧の一方に対応するデータービットを記憶するメモリーセルを有する集積回路が提供されるメモリー要素はデータビットを記憶するデータノードにつながれ、また、データビットの反転を記憶する反転データノードにつながれる。 - 特許庁 - Therefore, the voltage between the source and the drain of an access transistor connected to the data holding node of an L level and an access transistor connected to a data holding node of a H level can be reduced to a level at which the problem of a GIDL current is not caused.
これにより、Ｌレベルのデータ保持ノードに接続されたアクセストランジスタおよびＨレベルのデータ保持ノードに接続されたアクセストランジスタのソース・ドレイン間電圧を、ＧＩＤＬ電流の問題が生じないレベルに下げることができる。 - 特許庁 - When the switch elements SW1 to SW3 are all turned ON, the current paths from the node Nd to the switches elements SW1 to SW3 are so set as to be equivalent in impedance to each other, so that the node ND avoids increasing in voltage while no signal is transmitted.
各スイッチ素子がオンとなったとき、ノードＮＤからスイッチ素子ＳＷ１〜ＳＷ３の各電流経路のインピーダンスが同等となるように構成し、非信号送信期間にノードＮＤの電圧上昇を回避する。 - 特許庁 - A charge pump has a plurality of first capacitance elements, of which one end receives each of the first clocks and of which the other end is connected with a first node to generate a first boosting voltage at an output node utilizing charging and discharging of the first capacitance elements.
チャージポンプは、一端で第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成する。 - 特許庁
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