「voltage node」を含む例文一覧(1098)
＜前へ 1 2 .... 4 5 6 7 8 9 10 11 12 .... 21 22 次へ＞- The latching unit pre-charges a first and a second node in response to a clock signal and controls the voltage levels of the first and the second node in response to a detection result obtained from the sensing unit.
ラッチ部は、クロック信号に応答して第１及び第２ノードをプリチャージし、センシング部の検知結果に応答して第１及び第２ノードの電圧レベルを制御する。 - 特許庁 - Consequently, rise in potential at the input pad 1 and node N11 are suppressed to effectively protect the logic circuit in an input node 20 etc., against the abnormal voltage.
これにより、入力パッド１とノードＮ１１の電位上昇が抑制され、入力ゲート２０等の内部の論理回路を異常電圧から効果的に保護することができる - 特許庁 - The data storage circuit includes an output energized circuit 32 which gives at least one condition path coupled with the node and couples the intermediate voltage with the node.
データ記憶回路は又、節点に結合された少なくとも１個の条件路を与えかつ節点に中間電圧を結合する出力付勢回路（３２）を含む。 - 特許庁 - A p type transistor 10 for determining a VH voltage level is connected to a VH power source and an output node, and signal voltage is applied to a gate H.
ＶＨ電圧レベルを決定するｐ型トランジスタ１０はＶＨ電源と出力ノードとに接続されており、ゲートＨに信号電圧が印加される。 - 特許庁 - A MOS transistor 102 receives a bias voltage VB by a gate thereof and suppresses an intermediate node potential VN1 so as not to break down the low-breakdown voltage transistor 101.
ＭＯＳトランジスタ１０２は、バイアス電圧ＶＢをゲートに受け、低耐圧トランジスタ１０１が破壊されないように中間ノード電位ＶＮ１を抑制する。 - 特許庁 - By supplying the power supply voltage from a first power supply voltage to the intermediate node in the first period, the output of the starter circuit can be stabilized.
第１の期間において第１電源電圧から中間ノードへ電源電圧を供給することにより、スタータ回路の出力を安定させることができる。 - 特許庁 - Further, an intermediate coil segment 222 provides a voltage node (a low voltage region related to grounding) between the first coil segment 204 and the second coil segment 206.
さらに中間コイルセグメント２２２は、第１コイルセグメント２０４、第２コイルセグメント２０６間に電圧ノード（接地に関連する低電圧領域）を提供する。 - 特許庁 - When an output voltage Vo reaches from 0 V to a target voltage, an output node N1 of the operating amplifier 29 is turned to be 0 V, and a transistor Q36 is saturated to turn on.
出力電圧Ｖｏが０Ｖから目標電圧に達する間、オペアンプ２９の出力ノードＮ１は０ＶとなりトランジスタＱ３６は飽和オンする。 - 特許庁 - A memory cell has a pair of cell transistors connected between a first voltage line and a second voltage line in series through a connection node to store a complementary logic.
メモリセルは、第１電圧線と第２電圧線の間に接続ノードを介して直列に接続され、相補の論理を記憶する一対のセルトランジスタを有する。 - 特許庁 - A selection transistor and a resistance variable element of a real memory cell are connected in series between a first voltage line and a second voltage line through a connection node.
リアルメモリセルの選択トランジスタおよび抵抗変化素子は、第１電圧線と第２電圧線との間に接続ノードを介して直列に接続されている。 - 特許庁 - The apparatus for generating the word line voltage is provided with a first current source, an adjustable current source and a voltage converter, and they are connected with a current addition node.
ワード線電圧発生器は、第１電流源と調整可能電流源と電圧変換器とを備え、これらは電流加算ノードに接続される。 - 特許庁 - To prevent through-currents in a driver circuit for outputting a drive voltage by selecting power source voltage or the ground to connect them to an output node.
電源電圧またはグランドを選択して出力ノードに接続して駆動電圧を出力するドライバ回路において、貫通電流を防止する。 - 特許庁 - The 2nd node N12 generates an output signal OUT from the 2nd power supply voltage VPP that is supplied by the 2nd power supply voltage and in ON/OFF operation of a TR Qp13.
第２のノードＮ１２では、トランジスタＱｐ１３のオン・オフに応じて第２の電源電圧ＶＰＰから出力信号ＯＵＴが生成される。 - 特許庁 - The gain control current Igmr flows through a resistance element 17, and the voltage of the node N1 is feedback-controlled to be equal to the reference voltage Vref.
利得制御電流Ｉｇｍｒは抵抗素子１７を流れ、ノードＮ１の電圧は、基準電圧Ｖｒｅｆと等しくなるように帰還制御される。 - 特許庁 - The source terminal of the NMOS transistor Q3 is connected to the output node OUT and the negative voltage ϕL outputted from a negative voltage generating circuit is applied to the drain of the transistor.
PMOSトランジスタＱ３のソース端子は出力ノードOUTに接続され、ドレイン端子には負電圧発生回路から出力された負電圧φLが印加される。 - 特許庁 - In this case, an inverter boosts s level of a node 161 to a voltage VDD in response to a strobe signal RSTB to increase the row reset line voltage furthermore.
この際、ストローブ信号ＲＳＴＢに応答してインバータがノード１６１の電位をＶ_DDに押上げ、行リセットライン電圧がさらに上昇する。 - 特許庁 - An n type transistor 11a for determining a VM voltage level is connected to the VH power source and the output node, and signal voltage is applied to the gate H.
ＶＭ電圧レベルを決定するｎ型トランジスタ１１ａはＶＨ電源と出力ノードとに接続されており、ゲートＨに信号電圧が印加される。 - 特許庁 - A bulk voltage applied to the bulk of the control PMOS transistor has a voltage level higher than a control node which is a source of the control PMOS transistor.
前記制御ＰＭＯＳトランジスタのバルクに印加されるバルク電圧は、前記制御ＰＭＯＳトランジスタのソースである制御ノードより高い電圧レベルを有する。 - 特許庁 - A MOS transistor 105 receives the bias voltage VB and suppresses an intermediate node potential VN2 so as not to break down the voltage/current conversion part 103.
ＭＯＳトランジスタ１０５は、バイアス電圧ＶＢを受け、電圧電流変換部１０３が破壊されないように、中間ノード電位ＶＮ２を抑制する。 - 特許庁 - In a steady-state wherein no transient overvoltage is produced in a node A, since a level at the input terminal of a buffer circuit M1 is nearly equal to the level of the node A, the level of the node A is the sum (Vz+VF) of a Zener voltage Vz and a forward voltage VF of a Zener diode D1.
ノードＡに過渡的な過電圧が発生していない定常状態では、バッファ回路Ｍ１の入力端子の電位はノードＡの電位とほぼ同じであるため、ノードＡの電位の振幅は、ツェナーダイオードＤ１のツェナー電圧Ｖｚと順方向電圧ＶFの加算値（Ｖｚ＋ＶF）となる。 - 特許庁 - A step-up converter 12B includes: IGBT elements Q1B, Q2B connected in series between the node ND1 and a ground node; and a reactor L1B connected between the point of junction between the IGBT elements Q1B, Q2B and the node ND1 and converts voltage VLB into voltage VH.
昇圧コンバータ１２Ｂは、ノードＮＤ１と接地ノードとの間に直列に接続されるＩＧＢＴ素子Ｑ１Ｂ，Ｑ２Ｂと、ＩＧＢＴ素子Ｑ１Ｂ，Ｑ２Ｂの接続点と、ノードＮＤ１とに接続されるリアクトルＬ１Ｂとを含み、電圧ＶＬＢを電圧ＶＨに変換する。 - 特許庁 - In a power system information display method, deviation in the voltage in each node or the node voltage reference value is displayed within the space 11 of a power system displayed three-dimensionally with a column 13, whose size corresponds to the axial height, and this column 13 is arranged upward or downward from a node 12.
３次元表示した電力系統の空間11内で、各ノードにおける電圧またはノード電圧基準値との偏差を、これらの大きさを軸方向の高さに対応させた円柱体13により表示し、この円柱体13をノード12から上向きまたは下向きに配置する。 - 特許庁 - The nonvolatile memory device includes a current source in which a current value is determined by a voltage applied to a first node, a memory cell string coupled to the first node, and the propriety of a program of a memory cell included in the memory cell string is sensed, based on the voltage applied to the first node.
第１ノードに印加される電圧によって電流値が決められる電流源と、前記第１ノードと接続されるメモリセルストリングとを含み、前記第１ノードに印加される電圧を基礎として前記メモリセルストリングに含まれたメモリセルのプログラムの可否をセンシングする。 - 特許庁 - A depression type FET 1 wherein a direct current is cut off by a capacitor C2 is connected between a first node P1 and a second node P2, and a constant voltage Vdd as a bias voltage is supplied from the first node through a resistor R1 to both terminals of the current path of the FET 1.
第１のノードＰ１と第２のノードＰ２の相互間にキャパシタＣ２により直流が遮断されたデプレション型のＦＥＴ１を接続し、このＦＥＴ１の電流通路の両端に抵抗Ｒ１を介して第１のノードからバイアス電圧としての一定電圧Ｖｄｄを供給している。 - 特許庁 - Inside a space 11 of a power system displayed into three dimensions, a voltage at each node or its deviation from a node voltage reference is displayed by a column 13 having an axial height which corresponds to this magnitude, and this column 13 is arranged in the upward or downward direction from a node 12.
３次元表示した電力系統の空間１１内で、各ノードにおける電圧またはノード電圧基準値との偏差を、これらの大きさを軸方向の高さに対応させた円柱体１３により表示し、この円柱体１３をノード１２から上向きまたは下向きに配置する。 - 特許庁 - A current IB outputted from the current mirror 46 to a node NB is converted into a voltage VB through a resistance 51.
電流ミラー４６からノードＮＢに出力される電流ＩＢは、抵抗５１で電圧ＶＢに変換される。 - 特許庁 - A discharge switch connects the main capacitor to a discharge destination node in response to the detection by the 2nd voltage detection circuit.
放電スイッチは、第２電圧検知回路による検知に応答して、メインコンデンサを放電先ノードに接続する。 - 特許庁 - At one end of each bit line, a bit line driver BDVa is provided for driving the voltage of a node Na.
各ビット線の一端側には、ノードＮａの電圧を駆動するためのビット線ドライバＢＤＶａが設けられる。 - 特許庁 - A proper range check means 142 checks whether the current and voltage of the distribution system at each node are within the proper range.
適正範囲チェック手段１４２は、各ノードの電流・電圧が適正範囲内であるか否かをチェックする。 - 特許庁 - Conversely, the output voltage node is shifted to a low level as the process becomes high in speed, or the temperature is lowered.
逆に、出力電圧ノードは、プロセスが速くなるとともに、または温度の低下とともに、低レベルにシフトする。 - 特許庁 - When the positive voltage charge pump 200 is activated again, the decoupling capacitor CDEC1 is connected with the output node Nout+.
再び、正電圧チャージポンプ２００が活性化される際に、デカップル容量Ｃ_DEC1は出力ノードＮout+に接続される。 - 特許庁 - A driver power supply circuit (10) stepping down a power supply voltage is arranged at the power supply node of a word line driver.
ワード線ドライバの電源ノードに、電源電圧（ＶＤＤＲ）を降圧するドライバ電源回路（１０）を設ける。 - 特許庁 - The source of a PMOS transistor 12 is connected to a node 16 whose voltage changes from VDD up to 2VDD.
ＶＤＤから２ＶＤＤまで電圧変化するノード１６に、ＰＭＯＳトランジスタ１２のソースを接続する。 - 特許庁 - The transistor 21e and a transistor d change the voltage of the output node N1 in accordance with ambient brightness.
トランジスタ２１ｅとトランジスタｄとにより、出力ノードＮ１の電圧が、周囲の明るさに応じて変化する。 - 特許庁 - A plurality of detecting circuits are operated with different timing mutually and detect voltage of a first node as a logic value.
複数の検出回路は、互いに異なるタイミングで動作し第１ノードの電圧を論理値として検出する。 - 特許庁 - Upon receiving the input voltage, the transconductor 15A feeds back a gain control current Igmr to a node N1.
トランスコンダクタ１５Ａは、この入力電圧を受けて、利得制御電流ＩｇｍｒをノードＮ１に帰還する。 - 特許庁 - A first pull-up circuit 12 pulls up a first node voltage Vn1 when a control signal Vc is low.
第１プルアップ回路１２は、制御信号ＶｃがＬｏｗのときに、第１ノード電圧Ｖｎ１を引き上げる。 - 特許庁 - To disclose keeper circuits for electronic circuits that selectively maintain the voltage level of an intermediate circuit node at a desired level.
中間回路ノードの電圧レベルを所望レベルに選択的に維持する、電子回路のキーパ回路を開示する。 - 特許庁 - The gradation voltage generating circuit 100 includes a pulse number control circuit 120 which transmits the pulses CP continuously supplied to the node 121 by as much as the number of pieces meeting the data bits D 0 to D 3 to a node N 1 and a charge pump circuit 130 which changes the voltage of the output node No stepwise every time the pulse CP is transmitted to the node N 1.
階調電圧発生回路１００は、ノード１２１に連続的に供給されるパルスＣＰをデータビットＤ０〜Ｄ３に応じた個数だけノードＮ１へ伝達するパルス数制御回路１２０と、ノードＮ１にパルスＣＰが伝達されるごとに出力ノードＮｏの電圧を段階的に変化させるチャージポンプ回路１３０とを含む。 - 特許庁 - The multiple-phase voltage converter 10 includes two or more voltage transformers 31-33, connected in parallel between a first node and a 2nd node, and a control unit 30 for selecting part of voltage transformers 31-33 and driving them, based on the detected result of the conditions of the voltage transformers 31-33.
多相電圧変換装置１０は、第１のノードと第２のノードとの間に並列的に接続される複数の電圧変換器３１〜３３と、電圧変換器３１〜３３の状態を検知した結果に基づいて電圧変換器３１〜３３のうちから一部を選択して駆動させる制御装置３０とを備える。 - 特許庁 - A transistor Q1 is connected between an output node N1 which outputs a bias voltage and a voltage supply line VDD and a transistor Q2 controls the gate voltage of the transistor Q1 to suppress variation in bias voltage corresponding to variation of a current outputted from the output node N1.
バイアス電圧を出力する出力ノードＮ１と電圧供給線ＶＤＤとの間にトランジスタＱ１が接続されており、トランジスタＱ２によって、出力ノードＮ１から出力される電流の変化に応じたバイアス電圧の変化が抑制されるように、トランジスタＱ１のゲート電圧が制御される。 - 特許庁 - The first pre-driver charges up or discharges a first internal node depending on a voltage level of a first control signal or a voltage level at an input terminal, and the second pre-driver charges up or discharges a second internal node depending on a voltage level of a second control signal or the voltage level at the input terminal.
第１のプリドライバは、第１の制御信号の電圧レベルおよび入力端子の電圧レベルに応じて第１の内部ノードをチャージアップまたはディスチャージし、第２のプリドライバは、入力端子の電圧レベルおよび第２の制御信号の電圧レベルに応じて第２の内部ノードをチャージアップまたはディスチャージする。 - 特許庁 - In the similar manner, when a node N1 changes from the high level to the low level, a p-type MOS transistor Qp7 becomes the opening state, and a connection between the node N1 and a node N3 is disconnected, which leads to a high impedance between the node N3 and the supply line of power source voltage VDDH.
同様に、ノードＮ１がハイレベルからローレベルへ変化する際に、ｐ型ＭＯＳトランジスタＱｐ７が開放状態になってノードＮ１とノードＮ３との接続が切り離され、ノードＮ３と電源電圧ＶＤＤＨの供給線との間のインピーダンスが高くなる。 - 特許庁 - The reset voltage control part 16, for example, obtains a voltage value equivalent to the charging voltage of an accumulation node due to dark currents generated by the photoelectric conversion element of a sensor element 33, and variably controls the value of the reset voltage Vrst 1 according to the obtained voltage value.
リセット電圧制御部１６は、例えば、センサ素子３３の光電変換素子で発生する暗電流による蓄積ノードの充電電圧に相当する電圧値を取得し、その電圧値に応じてリセット電圧Ｖｒｓｔ１の値を可変制御する。 - 特許庁 - A voltage set at the charge-voltage conversion node 104 by the voltage controller 130 via the control switch 106 includes a first voltage VD-1 for setting a pixel in a selected state, and a second voltage VD-2 for setting the pixel in an unselected state.
電圧制御部に１３０よって制御スイッチ１０６を通して電荷電圧変換ノード１０４に設定される電圧は、当該画素を選択状態とするための第１電圧ＶＤ＿１と、当該画素を非選択状態とするための第２電圧ＶＤ＿２とを含む。 - 特許庁 - The voltage controller 130 and the control switch 106 of each pixel set the voltage of the charge-voltage conversion node 104 of each pixel 101 to the second voltage VD-2 by using at least part of the horizontal scanning period.
各画素１０１の電荷電圧変換ノード１０４の電圧は、水平走査期間の少なくとも一部の期間を利用して、電圧制御部１３０及び各画素の制御スイッチ１０６によって第２電圧ＶＤ＿２に設定される。 - 特許庁 - The capacitance division circuit inputs a voltage signal obtained at the voltage division node by dividing an AC voltage to the analog-digital converting circuit via the input buffer, and the analog-digital converting circuit converts the voltage signal into digital data.
アナログ・ディジタル変換回路は、前記容量分割回路が交流電圧を分圧することによって前記分圧ノードに得られる電圧信号を前記入力バッファ経由で入力して、前記電圧信号をディジタルデータに変換する。 - 特許庁 - A synthesis section 5 synthesizes a cancellation signal with the envelope signal such that the power supply section 3 will not supply the power to the power node N1 as the AS section 4 changes the voltage at the power node N1 in the fixed voltage power mode.
合成部５は、固定電圧電力モードにおいて、電源部３がＡＳ部４による電力ノードＮ１の電圧変化によって、電力ノードＮ１に電力を供給しないように、エンベロープ信号にキャンセル信号を合成する。 - 特許庁 - Since a voltage adjustment circuit 1 adjusts voltages of the node N1 and the node N2 via resistances R11 and R12, deterioration of frequency characteristic which is caused by output capacitance of a voltage adjustment circuit 4 can be reduced.
電圧調節回路１はノードＮ１およびノードＮ２の電圧を抵抗Ｒ１１および抵抗Ｒ１２を介して調節するので、電圧調節回路４の出力容量による周波数特性の悪化を軽減できる。 - 特許庁 - Between a first node (Vcc) connected to the power supply voltage and a second node (Vss) connected to the ground voltage, plural resistors R11-R14 and NMOS transistors MN11-MN13 functioning as the resistors are serially connected.
電源電圧に接続された第１ノード（Ｖｃｃ）と、接地電圧に接続された第２ノード（Ｖｓｓ）の間には、複数の抵抗Ｒ１１〜Ｒ１４と、抵抗として機能するＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３が直列接続されている。 - 特許庁
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