「Bit」を含む例文一覧(26623)
＜前へ 1 2 .... 511 512 513 514 515 516 517 518 519 .... 532 533 次へ＞- The storage devices is provided with a command decoder 1 for decoding an external command input COM and for detecting the command for performing the initial mode setting, and a delay circuit 3a for delaying the start timing of the bit line sensing in a memory core 4, relative to the normal operation, when the command for performing the initial mode setting is detected.
外部からのコマンド入力ＣＯＭをデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダ１、及び初期モード設定を行うためのコマンドが検知された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路３ａを備える。 - 特許庁 - A control circuit CTL makes at least one of the plurality of switches turned on according to an input address in a test mode, in order to make a current flow across the 2nd and 3rd power source lines via a bit line, corresponding to the memory cell indicated by the input address, a latch circuit and the transfer transistors in the memory cell.
制御回路ＣＴＬは、テストモード時に、入力アドレスが示すメモリセルに対応するビット線とそのメモリセル内のラッチ回路および転送トランジスタとを介して第２および第３電源線間に電流を流すために、入力アドレスに応じて複数のスイッチの少なくともいずれかをオンさせる。 - 特許庁 - When reduction of drain voltage is caused in the center of a memory cell array 101 due to voltage drop in bit lines B0 to B4, a voltage correcting circuit 102 correcting gate voltage applied to the memory cells 103a, 103b in accordance with a position of a memory cell is arranged between the memory cell array 101 and a word line driving circuit 104.
ビット線Ｂ０〜Ｂ４における電圧降下によりメモリセルアレイ１０１の中央でドレイン電圧の低下が発生する場合、メモリセル１０３ａ，１０３ｂに印加するゲート電圧をメモリセル位置に応じて補正する電圧補正回路１０２を、メモリセルアレイ１０１とワード線駆動回路１０４との間に介在させる。 - 特許庁 - Further, when a defective block which needs a new alternative block is found in the filled-up state of a spare area, an LRC bit is set in the SDL entry together with the position information of the defective block so as to indicate the creation of a corresponding SDL entry when there is no room in the spare area.
さらに、スペア領域がいっぱいである状態で、新しい代替ブロックを必要とする欠陥ブロックが見つかったときは、スペア領域に空きがなくなったときに対応するＳＤＬエントリが作成されたことを示すように、欠陥ブロックの位置情報と共にＬＲＣビットがＳＤＬエントリに設定される。 - 特許庁 - A transmission power control discrimination section 112 discriminates whether or not transmission power is a prescribed value or below on the basis of an instruction outputted from a TPC bit discrimination section 111 and outputs an instruction of transmission of power of a prescribed value to a transmission power value decision section 113 when the transmission power is the prescribed value or below.
送信電力制御判定部１１２は、ＴＰＣビット判定部１１１から出力された指示に基づいて、送信電力が所定の値以下になるかを判定し、所定の値以下になる場合は所定の値で電力を送信する指示を送信電力値決定部１１３に出力する。 - 特許庁 - The voltage output circuit 3 generates a plurality of different coefficients (a1, -a1, a2, 0, -a2, ...) in accordance with the combination of bit information in a plurality of the pulse signals S1 to Sn, and changes the output vout of the voltage output circuit 3 in accordance with a coefficient string obtained when a plurality of the generated coefficients are combined.
電圧出力回路３は、複数のパルス信号Ｓ１〜Ｓｎ内のビット情報の組み合わせに応じて異なる複数の係数（ａ１，−ａ１，ａ２，０，−ａ２，…）を生成し、生成した複数の係数をさらに組み合わせたときに得られる係数列に応じて、当該電圧出力回路３の出力ｖｏｕｔを変化させる。 - 特許庁 - To realize the continuity of DSV control and the suppression of a DC component in a modulation device for encoding an input data word to be an information word while executing the DSV control, obtaining an LDPC code by a block unit as an organizational code and outputting a code word string having inspection bit information inserted into an information word string.
ＤＳＶ制御を実行しながら入力データ語を情報語へ符号化し、ブロック単位でＬＤＰＣ符号を組織符号として求め、検査ビット情報を情報語列に挿入した符号語列を出力させる変調装置において、ＤＳＶ制御の連続性とＤＣ成分の抑圧を実現する。 - 特許庁 - When a second server out of the servers receives a program request for second program data (C) from the second reproducing device; the second server controls the first server group so as to gradually decrease the bit rate of the first program data group (A and B) that are being transmitted, and transmits the second program data (C) to the second reproducing device.
複数のサーバのうちの第２サーバは、第２番組データ（Ｃ）を要求するための番組要求を第２再生装置から受け取ったとき、送信されている第１番組データ群（Ａ、Ｂ）のビットレートを徐々に下げるように第１サーバ群を制御し、第２番組データ（Ｃ）を第２再生装置に送信する。 - 特許庁 - This cutter bit 1 is equipped with a cutter ring 2 and a bearing member 3 axially supporting the cutter ring in a freely rotating manner, the cutter ring 2 makes a direct slide motion against the bearing member 3, and a thrust load and a radial load acting to the cutter ring are directly transmitted to the supporting member in this construction.
カッタリング２と、このカッタリング２を回転自在に軸支持する支持部材３とを備えたカッタビット１であって、カッタリング２が支持部材３に対して直接滑り運動をして、該カッタリングに作用するスラスト荷重及びラジアル荷重を前記支持部材に直接伝達する構造となっていることを特徴とする。 - 特許庁 - The second byte of an error command 81 is defined as "55H(01010101B)" set and reset every other bit, so that, when a display control board D accurately receives the error command 81 to display the error, it is confirmed that there is no bridge (short circuit) in the signal wire for transmitting the control command.
エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁 - In a clock regenerator and a clock regeneration method, a clock synchronized with an input signal is generated, and a head bit of synchronous data in a specified pattern added to the head of each packet contained in an input signal is detected, and when the head bits of the synchronous data are detected, the phase of the clock is reset to the initial phase.
クロック再生装置及びクロック再生方法において、入力信号に同期したクロックを生成し、入力信号に含まれる各パケットの先頭に付加された所定パターンの同期データの先頭ビットを検出し、同期データの先頭ビットを検出したときに、クロックの位相を初期位相にリセットするようにした。 - 特許庁 - The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.
電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁 - This division unit is constructed by cascading the number of arithmetic circuits corresponding to the numbers of bits of a divisor and a dividend while shifting them to the low-order bit side of the dividend as much as prescribed bits at a time, and calculates a quotient and a remainder obtained by sequentially performing processing from the arithmetic circuit on the top stage to divide the dividend by the divisor.
除算器は、除数および被除数のビット数に対応する個数の演算回路を、被除数の下位ビット側に、所定ビットずつずらしながらカスケード接続して構成され、最上段の演算回路から順次処理を行って被除数を除数で割り算した商および余りを算出する。 - 特許庁 - Upon the receipt of a request from a client terminal 3, an available frequency band is discriminated, a reduction rate of video data is discriminated based on the discriminated frequency band with respect to a coding bit rate of the stored video data, and a required number of pictures is reduced according to the reduction rate among plurality of pictures consisting of the video data.
クライアント端末からの要求を受けた時に利用可能な帯域を判別し，保持された映像データの符号化のビットレートに対する判別した帯域とから映像データの削減率を判別し，映像データの複数のピクチャの中から削減率に従って必要個数のピクチャを削減するよう構成する。 - 特許庁 - The encoding device includes a first ECC coder (235) adding parity of an error correction code by interleaving a data column to a plurality of blocks for each m(m≥2) bits, a parity coder (234) adding a parity bit for each plurality of bits, and a second ECC coder (220) performing second error correction encoding of linear encoding using repetition decoding.
データ列を、ｍ（ｍ≧２）ビット毎に、複数ブロックにインターリーブし、誤り訂正符号のパリティを付加する第１のＥＣＣ符号器（２３５）と、複数のビット数毎に、パリティビットを付加するパリティ符号器（２３４）と、反復復号を使用する線形符号化の第２の誤り訂正符号化を行う第２のＥＣＣ符号器（２２０）とを設ける。 - 特許庁 - A comparator 8 executes automatic threshold control(ATC) for a differential output signal Sd from the differential amplifier 7 by resistor elements R10, R11 and a capacitor C12 and sends digital output data Sf in which all 1-bit data in the received signal Sa are raised by comparison using the ATC.
更に、この差動増幅の差動出力信号Ｓｄをコンパレータ８が抵抗素子Ｒ１０，Ｒ１１及びコンデンサＣ１２によって自動閾値制御（ＡＴＣ）を行い、この自動閾値制御による比較で受信信号Ｓａにおける全ての１ビットデータが立ち上がったデジタル出力データＳｆを送出する。 - 特許庁 - In the electrophotography image recorder, an object identification circuit 1 decomposes received image data into a text object and a non-text object, a half tone processing circuit 2 applies half-tone processing to them separately and a half tone information storage circuit 3 stores the processed objects as half tone information comprising binary bit map data.
この電子写真画像記録装置では、入力された画像データがオブジェクト識別回路１でｔｅｘｔオブジェクトとｎｏｎ−ｔｅｘｔオブジェクトとに分解され、それぞれ別々にハーフトーン処理回路２でハーフトーン処理されて２値のビットマップデータによるハーフトーン情報としてハーフトーン情報保持回路３に保持される。 - 特許庁 - This allows the mobile communication means to receive only one burst for obtaining both desired pieces of information by decoding the PICH bit to find out if a paging message is to be received, and measuring the reception level of the midamble of the PICH burst for determining the quality of the radio connection.
このため、移動通信手段は１つのバーストを受信するだけで、ＰＩＣＨビットを復号することで両方の望ましい情報を取得してページング・メッセージが受信されるかを確認し、ＰＩＣＨバーストの中間アンブルの受信レベルを測定して無線接続の品質を判定することができるようになる。 - 特許庁 - The CCD camera 14 of this embodiment is provided to receive the light on a face perpendicular to the direction of an arrow Q which differs several degrees from the direction of the arrow P and outputs image data transformed to 8-bit luminance signal, for example, per pixel to the control section 18 depending on the intensity of the received light.
本実施の形態のＣＣＤカメラ１４は、矢印Ｐの方向とは数度異なる矢印Ｑの方向に垂直な面で光を受光するように設けられており、受光した光の強度に応じて画素毎に例えば８ビットの輝度信号に変換した画像データを制御部１８に出力する。 - 特許庁 - The read/write control circuit 3 applies different voltages depending on the information to be written in the bit lines BL0 to BL3 corresponding to a plurality of memory cells MC1-0 to MC1-3 when writing the information into a plurality of the memory cells MC1-0 to MC1-3 connected to the same word line WL1.
読み出し／書き込み制御回路３は、同一のワード線ＷＬ１に接続された複数のメモリセルＭＣ１−０〜ＭＣ１−３に情報を書き込む際、複数のメモリセルＭＣ１−０〜ＭＣ１−３に対応するビット線ＢＬ０〜ＢＬ３に、書き込もうとする情報によって異なる電圧を印加する。 - 特許庁 - To provide a recorder/reproducer using a variable bit rate (VBR) system at the time of compressing a video image arranged such that a predetermined recording time is required when a video image is recorded with a predetermined image quality on a recording medium of predetermined capacity, and also to provide a method for managing the residual amount of recording time.
映像の圧縮時に、可変ビットレート（ＶＢＲ）方式を使用する記録再生装置であって、所定の容量の記録媒体に対して所定の画質で映像を記録する場合には所定の録画時間となるようにした記録再生装置若しくは残録画時間量の管理方法の提供。 - 特許庁 - An 8 bit timer 11, a timer interrupting means 14 to impose an interruption to a program executed by a microcomputer for every time when the timer 11 counts 256 clock pulses, and a memorizing means 15 to memorize the number of interruptions by the interrupting means 14 in a RAM as data having 2 bites at its maximum are provided.
８ビットのタイマ１１と、タイマ１１が２５６個のクロックパルスを計数する毎にマイクロコンピュータが実行するプログラムに割り込みをかけるタイマ割り込み手段１４と、割り込み手段１４による割り込みの回数を最大２バイトのデータとしてＲＡＭに記憶する割り込み回数記憶手段１５とを設ける。 - 特許庁 - A coding section 12 codes each image region unit of a bit stream received by a stream input section 11 according to the control of a coding control section 16, stores picture data being a coding result to a first buffer 13, and stores a code amount and attached information by each image region unit to a second buffer 14 as the user data.
符号化部１２は，符号化制御部１６の制御に従って，ストリーム入力部１１に入力されたビットストリームの各画像領域単位を符号化し，符号化結果のピクチャデータを第１バッファ１３に格納し，画像領域単位毎の符号量および付加的情報をユーザデータとして第２バッファ１４に格納する。 - 特許庁 - In the sound surrounding system 10, a signal synthesizer 3 recognizes types of an input signal inputted from an input part 1, creates a control signal s, and inputs it to an amplifier for a sub-woofer 6a of a 1 bit signal amplifier 6, an amplifier for a rear left channel 6b, and an amplifier for a rear right channel 6c.
サラウンドシステム１０において、信号合成部３は入力部１から入力される入力信号の種類を認識して制御信号ｓを生成し、１ビット信号増幅器６のサブウーファー用増幅器６ａ、リア左チャンネル用増幅器６ｂ、およびリア右チャンネル用増幅器６ｃに入力する。 - 特許庁 - This instruction execution method includes a step (a) for extracting a bytecode for a method constituting a Java class, a step (b) for converting the extracted bytecode into a second code including information about the position of an operation code handler performing an operation corresponding to an opcode in the bytecode and using a 16-bit memory element, and a step (c) for executing the second code.
（ａ）ジャバクラスを構成するメソードのバイトコードを抽出するステップと、（ｂ）抽出されたバイトコードを、バイトコード内の演算コードに対応する動作を行う演算コードハンドラの位置に関する情報を含み、かつ１６ビットのメモリ要素を使用する第２コードに変換するステップと、（ｃ）第２コードを行うステップとを含む。 - 特許庁 - An N-bit up/down counter 1 counts a period of a PWM input 21 for generating a deviation value from the 50% of a duty as control command data 33, a determination signal having not less or not more than the 50% of the duty is generated by an underflow signal for outputting as an acceleration or deceleration command of the drive circuit of a brushless motor.
ＰＷＭ入力２１の周期をＮビットアップダウンカウンタ１でカウントしてデューティが５０％からの偏差値を制御指令データ３３として生成し、アンダーフロー信号によりデューティが５０％以上か以下かの判定信号を生成し、ブラシレスモータの駆動回路の加速指令または減速指令として出力する。 - 特許庁 - A video camera 20, before the start of video recording on a video tape 80, multiplexes recording start timing information of a video such as information indicating the number of frames until the start of video recording by utilizing, for example, a user bit area of time code information multiplexed in a blanking period of an HD-SDI signal, and outputs it to a recorder 30.
ビデオカメラ２０は、ビデオテープ８０に対する映像の記録開始前に、映像の記録開始タイミング情報、例えば映像記録開始までのフレーム数を示す情報を、例えばＨＤ−ＳＤＩ信号のブランキング期間に多重されるタイムコード情報のユーザビット領域を利用して多重してレコーダ３０に出力する。 - 特許庁 - According to addresses 8A like 300h to 3FFh, OR gates 18 and 28 generate select signals corresponding to parity and when the parity is even, the select signals are outputted to buffers 23 and 24 through OR gates 21 and 22 to transmit RG signals from the output buffer 2 of R and an output buffer 3 of G to 16-bit buses 6 and 7.
３００ｈ−３ＦＦｈ等のアドレス８Ａに応じては、オアゲート１８，２８で偶数／奇数に応じた選択信号を発生させ、偶数時はオアゲート２１，２２を通して、バッファ２３，２４に選択信号を出力し、１６ビットバス６，７にＲの出力バッファ２，Ｇの出力バッファ３からのＲＧ信号を伝達する。 - 特許庁 - The integrated circuit has, on one hand, a RAM(random access memory) for the purpose of storing the pattern, and has, on the other hand, an extraction means (PE) for the purpose of extracting the pixels as a function indicating the number of bit per pixel from a selected pattern, and supplying a coding means(CM) with the extracted pixels.
集積回路は、一方では、パターンを保存することを目的とするＲＡＭ（ランダム・アクセス・メモリ）を備え、また他方では、選択されたパターンからピクセル当りのビット数を示す関数としてピクセルを抽出し、それらの抽出されたピクセルを符号化手段（ＣＭ）に供給することを目的とする抽出手段（ＰＥ）を備える。 - 特許庁 - This memory includes a plurality of memory cells where data are electrically written or erased, a word line Wl and a bit line connected to the plurality of memory cells, and a means for changing discharging time according to the value of an X address, i.e., the position of the word line WL, when data are read from the memory cell.
電気的に書き込み及び消去可能な複数のメモリセルと、前記複数のメモリセルに接続されるワード線ＷＬ及びビット線と、前記メモリセルからデータの読み出しを行う際、Ｘアドレスの値、すなわち前記ワード線ＷＬの位置に応じてディスチャージ時間を変更する手段とを備える。 - 特許庁 - That is, the image data storage section 107 stores a reproduced image at a particular position and the reproduced image is used for decoding the image data as the reference image so that an increase in processing amount and the capacity of the memory for edit and special reproduction can be avoided even in the case of the coded bit streams scarcely including the I pictures.
すなわち、特定の位置の再生画像を画像データ格納部１０７に格納し、この再生画像を参照画像として画像データの復号に用いることによって、Ｉピクチャがほとんど含まれない符号化ビットストリームに対しても、編集や特殊再生の際の処理量やメモリの増加を防ぐことができる。 - 特許庁 - A frame reception section 21 of a message frame decomposition circuit 20 at a receiver side decomposes the output signal EX-Nonce of a KeyNonce field from the message frame transmitted from a transmitter side, and an exclusive OR gate 22 applies exclusive OR arithmetic operation to the output signal EX-Nonce with the shared key PMK by each bit and recovers the original random number Nonce.
送信されたメッセージフレームは、受信側のメッセージフレーム分解回路２０のフレーム受信部２１で、ＫｅｙＮｏｎｃｅフィールドの出力信号ＥＸ−Ｎｏｎｃｅが分離され、排他的論理和ゲート２２で共通鍵ＰＭＫとビット毎に排他的論理和演算されて元の乱数Ｎｏｎｃｅが再生される。 - 特許庁 - Further, the data bus line has a global data bus line and plural local data bus lines which can be connected to the above, in the case of such constitution that a pair of bit lines is connected selectively to the local data bus line, at the stress test mode, more data bus lines are connected to the global data bus lines than that of at the normal write-in mode.
更に、データバス線が、グローバルデータバス線とそれに接続可能な複数のローカルデータバス線とを有し、ビット線対は、ローカルデータバス線に選択的に接続される構成の場合は、前記ストレス試験モード時に、通常の書き込みモード時より多くのローカルデータバス線がグローバルデータバス線に接続される。 - 特許庁 - The reception-side video server 2 acquires the video materials and the added image data and position information from the received transmission data, compares image data of the video materials at a frame position that the position information indicates with the acquired image data, and determines that the transmission data are transmitted without alteration, bit missing, etc.
受信側ビデオサーバ２は、受け取った送信データから映像素材と上記付加された画像データと位置情報とを取得して、映像素材のうち位置情報が表すフレーム位置の画像データと取得された画像データとを比較して一致すれば、改ざんやビット抜け等もなく送信されたと判断する。 - 特許庁 - The driver bit 3 freely insertable into a suction sleeve is integrally equipped with a screw head guide 6 positioned so as to cover the outer circumference of its distal end portion and to slightly protruding the distal end portion, wherein an external cross-sectional shape of the screw head guide 6 is a substantially triangular form to be fitted in the suction sleeve 4.
本発明は吸引スリーブ内を挿通自在なドライバビット３にその先端部の外周を覆いかつその先端部をわずかに突出させるように位置するねじ頭ガイド６を一体に取付け、このねじ頭ガイド６の横断面外形状を吸引スリーブ４に納まる略三角形状としている。 - 特許庁 - When the total amount of the coding of the coded result of attribute information coded until now exceeds a prescribed threshold, a value retained by the variable c0 at this point is compared with a value retained by the variable c1, thus determining whether the N-th bit of the inputted attribute information is set to 1 or 0 hereafter (S405).
現在までに符号化した属性情報の符号化結果の総符号量が所定の閾値を越えている場合には、この時点で変数ｃ０が保持する値と変数ｃ１画保持する値とを比較して、以降、入力される属性情報のＮビット目を「１」にするのか「０」にするのかを決定する（Ｓ４０５）。 - 特許庁 - A data receiving terminal equipment judges that a data receiving state is poor by using a buffer content 18 and a receiving bit rate 19 of a radio terminal equipment, informs the that user the data receiving state is poor by using an alarm display signal 19, and urges to move to a place where the data receiving state is good.
上記課題は，無線端末のバッファ量１８、受信ビットレート１９を用いて、データ受信状態が悪いことを判定し、警告表示信号１９を用いてユーザにデータ受信状況が悪いことを通知し、データ受信状況のよくなる場所への移動を促すことによって解決される。 - 特許庁 - When starting the execution of game control, the numerical value data are read from the random numerical value register, and a bit value of random number latch flag data RDFM0 and random number latch flag data RDFM1 is changed to "0" from "1", thereby setting the corresponding random number latch flag to the off-state (step S120 to step S123 or the like).
遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する（ステップＳ１２０〜ステップＳ１２３など）。 - 特許庁 - The processor 22 receives the interruption request from the processor 21, and reads the value of the OR register 32, and moves the task 52-1 from a waiting state to an executable state, and AND writes a value 0 x f f f f f f f e in an OR register 32, and clears a bit 0, and restores to processing before the interruption.
プロセッサ２２はプロセッサ２１からの割り込み要求を受け、ＯＲレジスタ３２の値を読み出し、該当するタスク５２−１を待ち状態から実行可能状態に遷移させ、ＯＲレジスタ３２に値０ｘｆｆｆｆｆｆｆｅをＡＮＤ書き込みし、ビット０をクリアし、割り込み前の処理に復帰する。 - 特許庁 - In each memory cell unit, a memory cell array consisting of a series connection in the array direction of a predetermined number of memory cell transistors MC capable of electrical writing and erasure of data has one end connected with a bit line BL through a first select gate transistor and the other end connected with a source line SL through a second select gate transistor SGS.
各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタＭＣを列方向に直列に接続したメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介してソース線ＳＬに接続されている。 - 特許庁 - To provide a technique detecting vehicle speed based on a time interval between vehicle speed pulses, where by switching two timer counters for timing measurement for low and high speeds depending on speed, while satisfying both degree of precision and real-timing of speed detection, bit number of the timer counter and load of the CPU peripheral module are also inhibited.
車速パルス間の時間間隔から車両速度を検出する技術において、時間計測用の低速用と高速用の２つのタイマカウンタを速度に応じて切り替えることにより、速度検出の精度とリアルタイム性を両立しながら、タイマカウンタのビット数とＣＰＵ周辺モジュールの負荷も抑制する。 - 特許庁 - Since a second bite of an error command 81 is set as "55H(01010101B)" which is set and reset at intervals of one bit, the absence of a bridge (short circuit) between the signal lines for transmitting the control command can be checked when a control board D for display accurately receives an error command 81 and performs error display.
エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁 - As to a DNA sequence with a predetermined length, when G/C and A/T are represented by a bit string (template) constructed of 0 and 1, templates giving predetermined values for a hamming distance between respective templates, between shift sequences, and between ligation sequences are selected, and from these templates, a template having a subword restriction of a length (m) is selected.
所定の長さのＤＮＡ配列を、Ｇ又はＣとＡ又はＴを０と１からなるビット列（テンプレート）で表わした場合、各テンプレート間、シフト配列間、連結配列間とのハミング距離が、いずれも所定値以上になるテンプレートを選択し、さらにその中から長さｍのサブワード制約を有するテンプレートを選定する。 - 特許庁 - A multiple Davis-Meyer hash function unit 1 can be reduced in size down to a small block length n0 of the convolutional code by selecting an input bit length to a Davis-Meyer fundamental structure to be a small block length n0 of the convolutional code, and inputting it thereto by dividing it into N stages according to the constraint length N of the convolutional code length N.
デービスマイヤーの基本構成への入力ビット長を、畳み込み符号の小ブロック長ｎ_0に選び、畳み込み符号の拘束長Ｎに従ってＮ段に分けて入力することにより、多重デービスマイヤーのハッシュ関数器のサイズを、畳込み符号の小ブロック長ｎ_0まで小さくできる。 - 特許庁 - When a reissued, new IC card 22' is loaded to the user terminal 21, an N-bit tentative IC card authentication tag C stored in advance in the IC card 22' is added to the low-order bits of the tentative terminal authentication tag B in the IC card 22' to generate data D', which are encrypted and sent to the authentication server 11.
再発行された新たなＩＣカード２２′が利用端末２１に装填されると、ＩＣカード２２′において、仮端末認証子Ｂの下位に、予めＩＣカード２２′に保持されているＮビットの仮ＩＣカード認証子Ｃが付加されてデータＤ′が生成され、暗号化されて認証用サーバ１１に送信される。 - 特許庁 - The distance between the center of the portion wherein the magnetization state of the magnetic resistance element is changed and the center of the portion wherein the current of the word line flows mainly is made smaller than the distance between the center of the portion wherein the magnetization state of the magnetic resistance element is changed and the center of the portion wherein the current of the bit line flows mainly.
そして、磁気抵抗素子の磁化状態が変化する部分の中心とワード線の主に電流が流れる部分の中心との距離は、磁気抵抗素子の磁化状態が変化する部分の中心とビット線の主に電流が流れる部分の中心との距離より短くなっている。 - 特許庁 - For the decision, as to whether or not the user is viewing the program, a viewing confirmation icon is displayed on a monitor screen at every prescribed interval of time and it is decided that the user is viewing when the user selects the viewing confirmation icon by using a remote controller or the like and the decided result is made to reflect on the value of the 'viewing confirmation' bit.
ユーザが番組を視聴しているか否かの判定は、モニタ画面上に所定時間毎に視聴確認アイコンを表示し、ユーザがリモコン等を用いてその視聴確認アイコンを選択した場合に視聴しているものと判定し、「視聴確認」ビットの値にその判定結果を反映させる。 - 特許庁 - When a secrecy scramble pattern generating circuit 42 generates a PN pattern (PNSEC) for descrambling, its PN pattern (PNSEC) output is converted into 160-bit parallel data (P_PNSEC), which are fed to the parallel exclusive OR (EXOR) circuit 40, wherein 160 sets of exclusive OR arithmetic circuits calculate the received data in accordance with the bits to carry out descramble processing in parallel.
スクランブル解除用のPNパターン(PNSEC)が秘話スクランブルパターン発生回路42にて生成されると、そのPNパターン(PNSEC)出力が160ビットパラレルのデータ(P_PNSEC)に変換されて並列排他論理和(EXOR)回路40に供給され、160個の排他的論理和演算回路にて各入力データがビット対応に演算されてデスクランブル処理がパラレルにて行われる。 - 特許庁 - The management status of the Incubator Bank of Japan does not appear to be so bad, judging from the figures as at the end of March 2010. It seems a bit far-fetched to hold the depositors themselves responsible. What are your thoughts on this?
この前も申し上げたかと思いますが、振興銀行に過去3回ほど検査をいたしておりますが、22年6月28日に公表いたしました業務改善計画について、大口預金先の点検をする中で、この債務者の信用状況を適切に把握するための決算資料等の整備、自己査定のマニュアルの変更を申し入れました。 - 金融庁 - To improve the inductance precision of an inductor formed in a bias circuit, further, to easily control inductance value and to suppress stray capacitance to a minimum, in a wiring board suitable for semiconductor laser module, with which the data of large capacity can be communicated at a high speed by increasing a bit rate.
ビットレートを増大させて高速に大容量のデータを通信できる半導体レーザモジュール用として好適な配線基板であり、またバイアス回路に形成されるインダクタのインダクタンス精度が向上し、さらにインダクタンス値を容易に調整でき、かつ浮遊容量を最小限にし得るものとすること。 - 特許庁
