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フラッシュＥＥＰＲＯＭ２０を内蔵したマイクロコンピュータ１内にフラッシュＥＥＰＲＯＭ２０の各ベリファイ電位に対応して不良ビットの個数をそれぞれ計測する不良ビット測定回路６０を備え、これら不良ビットの個数を半導体テスト装置２に送ることにより、半導体テスト装置２のセットアップ時間を短縮しマイクロコンピュータ１の評価時間を短くしたことを特徴とする。 - 特許庁 - A method of controlling a transmission rate has a step in which a radio circuit control station notifies a mobile station of the guaranteed bit rate in the logic channel, and a step in which the mobile station controls the transmission rate of uplink user data without conforming to an instruction of the relative rate control channel transmitted from a cell to which the mobile station is connected.
本発明に係る伝送速度制御方法は、無線回線制御局が、移動局に対して、論理チャネルにおける補償伝送速度を通知する工程と、移動局が、当該移動局が接続されているセルから送信された相対速度制御チャネルによる指示に従うことなく、上りユーザデータの伝送速度を制御する工程とを有することを要旨とする。 - 特許庁 - Inputted C-bit (C: an integer less than A) are converted into A pieces of indication data B1 to Ba, which are recombined to be of the same kind in every selection period; while different kinds of indication data are supplied to a data driver circuit 2 in every selection period, address signals corresponding to display positions of the indication data are supplied to scanning lines.
入力されたＣビット（ＣはＡ以下の整数）の階調データを、Ａ個の指示データＢ１〜Ｂａへ変換し、その指示データが１選択期間毎に同一種類の指示データとなるようデータを組み替え、１選択期間毎に異なる種類の指示データをデータドライバ回路２に供給し、同時に走査ラインに上記指示データの表示位置に対応するアドレス信号を供給する。 - 特許庁 - This memory system includes: a memory cell array; a row/column decoder for selecting a row/column of the memory cell array according to a multibit address signal; and a mode control circuit for setting an operation mode according to at least one bit of the multibit address signal used for selecting the row/column, and the method is provided for setting an operation mode in the memory system.
本発明は、メモリセルアレイ、マルチビットアドレス信号に従って前記メモリセルアレイの行および列を各々選択する行および列デコーダと、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも１ビットに従って動作モードを設定するモード制御回路を含むメモリ装置と、前記メモリ装置で動作モードを設定する方法に関するものである。 - 特許庁 - A correction circuit 13 is operated synchronously with other prescribed bit change pattern in operating timing control data CKP to set various image pick-up conditions, such as selection of an exposure time and switching of a read speed of pixel charges, depending on any reference clock signal among reference clock signals CLK1, CLK2, CLK3, etc., and contents of pattern selection data PS.
補正回路１３は、動作タイミング制御データＣＫＰのうちの他の所定ビットの変化パターンに同期して動作するようになっており、基準クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３…の内のいずれか１つの基準クロック信号とパターン選択デ−タＰＳの内容に応じて、露光時間の選択や、画素電荷の読出し速度の切換え等、種々の撮像条件を設定することができるようになっている。 - 特許庁 - While the drive circuit carries a current to the storage element through the access transistor by applying a voltage between the bit line BL and the plate line in the first operation of writing and erasure of data to the memory cell MC, applies a voltage opposite to the voltage in the first operation between the well and the plate line PL in the second operation of the writing and the erasure of the data.
駆動回路は、メモリセルＭＣへのデータの書き込みと消去の一方（第１動作）でビット線ＢＬとプレート線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流し、データの書き込みと消去の他方（第２動作）においては、第１動作での前記電圧と逆向きの電圧を前記ウェルと前記プレート線ＰＬとの間に印加する。 - 特許庁 - Waveform information of a data signal wherein noise jitter is suppressed by averaging data signals to be measured is generated by time-series data at fixed intervals shorter than the period of a clock signal having a frequency corresponding to a bit rate (S1), and a wide-band clock reproduction processing is performed to the waveform information (S2), and a clock signal including the pattern-dependent jitter is reproduced.
被測定データ信号に対する平均化を行ってノイズ性ジッタを抑圧したデータ信号の波形情報を、ビットレートに対応した周波数のクロック信号の周期より短い一定間隔の時系列データで生成し（Ｓ１）、その波形情報に対して広帯域なクロック再生処理を行って（Ｓ２）、パターン依存性ジッタを含むクロック信号を再生する。 - 特許庁 - The resistance change memory device includes a number of memory cells, each having two transistors parallel connected between the first node and connection node and a variable resistance element at least in two different resistance states with its one end connected to the connection node, and arranged in a matrix consisting of a first axis and a second axis; and a number of bit lines BL.
抵抗変化型メモリ装置は、第１ノードと接続ノードとの間に並列接続された２つのトランジスタと、一端を接続ノードと接続され且つ抵抗値が異なる少なくとも２つの状態を有する抵抗変化素子と、を各々が具備し、第１軸および第２軸からなる行列状に配置された複数のメモリセルＭＣと、複数のビット線ＢＬと、を含んでいる。 - 特許庁 - A plurality of BLC generating circuits 4 are provided correspondingly to respective control areas CA of the memory cell array 1, each of BLC generating circuits inputs the potential of a cell source line CELSRC in a corresponding control area, then individually generates and outputs the bit line control signal BLC in each control area in accordance with input voltage of the cell source line CELSRC in each control area.
ＢＬＣ発生回路４は、メモリセルアレイ１の各制御領域ＣＡに対応して複数設けられ、各ＢＬＣ発生回路が、対応する制御領域内のセルソース線ＣＥＬＳＲＣの電位をそれぞれ入力し、入力された各制御領域内のセルソース線ＣＥＬＳＲＣの電圧に応じて各制御領域内のビット線制御信号ＢＬＣを個別に生成し出力する。 - 特許庁 - In the semiconductor integrated circuit device, having the negative voltage boosting circuit and the positive voltage boosting circuit, a selection signal having an n-bit for setting an output voltage to a prescribed voltage is input to allow the positive voltage boosting circuit to start the boosting operation, and then the output voltage is increased step-wise as an absolute value to stabilize the output voltage of the positive voltage boosting circuit.
負電圧昇圧回路と正電圧昇圧回路を有する半導体集積回路装置であって、出力電圧を所定の電圧へ設定するｎビットの選択信号が入力され、正電圧昇圧回路が昇圧動作を開始した後、出力電圧を段階的に絶対値として大きくして正電圧昇圧回路の出力電圧を安定させるようにした。 - 特許庁 - Thus, since a video image effectively utilizing the number of display pixels to a maximum is displayed on the monitor of each terminal 4, a user of each terminal 4 can reduce a network load between the relay apparatus 3 and each terminal 4 without recognizing that the bit rate has been adjusted by converting the number of pixels of the video image relating to the distribution data S transmitted from the distribution server 1.
これにより各端末４のモニタには、表示画素数を最大限生かした映像が表示されるから、配信サーバ１から送信された配信データＳに係る映像の画素数が変換されてビットレートが調整されたことを、各端末４の利用者は認識することなく、中継装置３と各端末４との間におけるネットワークの負荷を低減することができる。 - 特許庁 - This bit system comprises the seller 1 providing goods for sale, the buyer 2 presenting a purchase condition to the goods, a money paying and receiving means 3 mediating between the seller 1 and the buyer 2 on the payment and reception of money, and a bidding means 4 comparing the bidding conditions of buyers 2 participating in the bid, and determining a successful bid or an unsuccessful bid.
本発明の入札システムは、販売用の商品を提供する売り主１と、商品の購入条件を提示する買い主２と、売り主１と買い主２との間での金銭の授受を仲介する金銭授受機関３と、入札に参加した買い主２それぞれの入札条件を比較して、落札か不落札かを決定する入札機関４とを備えている。 - 特許庁 - When an image is formed based upon binary bit map data, the image forming method changes image formation conditions of respective dots with predetermined probability to form variation points of high density and variation points of low density so that the relation between the number X of variation points of high density and the number Y of variation points of low density satisfies 0.9≤Y/X≤1.1.
この画像形成方法は、２値のビットマップデータに基づいて画像形成を行う際に、各ドットの画像形成条件に所定の確率で変動を加えて濃度の高い変動点と濃度の低い変動点を形成し、濃度の高い変動点の個数Ｘと濃度の低い変動点の個数Ｙとの関係が０．９≦Ｙ／Ｘ≦１．１を満足するように変動を加える。 - 特許庁 - A system performs nonuniform modulation-demodulation for arranging each signal points nonuniformly so that roughness and density occurs between signal points in a signal space face, and enables a large difference to be made in a bit error ratio of the each type in a multi-type accommodated binary signal for a modulation signal C/N (ratio of carrier to noise power) of a multivalued modulation section and a multivalued demodulation section.
信号空間平面において信号点同士の間隔に粗密が生じるように不均等に各信号点を配置するように不均等変復調を行い、多値変調部及び多値復調部の変調信号のＣ／Ｎ（搬送波対雑音電力比）に対して、収容される複数系列の２値信号についての系列毎のビット誤り率に大きな差が開くようにする。 - 特許庁 - I would like to ask for your frank opinions about the auditing firm and certified public accountants who have overlooked financial window-dressing by Olympus. Even university and high-school students with a bit of knowledge are familiar with what accountants and auditing firms do, and they are wondering why an illegal practice like this financial window-dressing has been overlooked.
オリンパスの粉飾を結果的に見逃してしまった監査法人と公認会計士のことなのですが、大臣の言葉で率直な意見、お考えを伺いたいのですが、会計士とか監査法人の仕事というのは、ちょっと気のきいた大学生や高校生でも知っていて、何でこんな不正、粉飾を見逃してしまったのかと、これは大学生や高校生でもおかしいと思っているわけです。 - 金融庁 - As for the second part of your question concerning the impact on regional banks and shinkin banks, I am convinced that there will be none. This is because the failure of the Incubator Bank of Japan resulted from its very peculiar operation, as I have just taken a fair bit of time to explain. I am accordingly convinced that this will not affect regional banks and others, including shinkin banks.
また、後段の質問でございますけれども、地銀、信金への影響はないかという話でございますが、私は、ないと確信いたしております。これは、この銀行は非常に特殊であるということがその原因であるということを、今、長々と述べましたが、私は、そのことで地銀、それからその他の信用金庫等に影響はないと確信いたしております。 - 金融庁 - I may have caused a bit of confusion. On that point, too, I will check with Mr. Jimi and we will form a consensus view. I regard former Minister Jimi's decision to extend the SME Financing Facilitation Act until the end of March next year in the last extension of the law as a government policy, and I understand that the decision remains unchanged.
ちょっと混乱させたと思いますけれども、これも今日また自見大臣としっかり引き継ぎの中で確認し、そして共通の土俵を作りたいと思っていますけれども、来年3月末までの中小企業金融円滑化法の最終延長という自見前大臣の判断、これは政府方針と捉えて、これには変わりはないというふうに考えています。 - 金融庁 - Voltage input switches SW-SW7 are independently provided to individual terminals of all unit capacitors C0-C7 being components of the charge reallocation type analog/digital converter 9, and multiplexers MUX 0-MUX7 of the switches optionally can switch any of control signals CNT0-CNT 3 for controlling the voltage input switches by each bit.
電荷再配分型Ａ／Ｄ変換器９を構成するすべての単位容量Ｃ０〜Ｃ７の個別端に電圧入力スイッチＳＷ０〜ＳＷ７を独立に備え、該電圧入力スイッチの制御端子を、該スイッチ毎のマルチプレクサＭＵＸ０〜ＭＵＸ７により各ビットの電圧入力スイッチを制御する制御信号ＣＮＴ０〜ＣＮＴ３のいずれかと任意に切り替えできる構成とした。 - 特許庁 - In procedure of reading out data written in a ferroelectric capacitor CFe of a ferroelectric memory cell MFe, first voltage for increasing quantity of polarization of the ferroelectric capacitor CFe is applied to the ferroelectric capacitor CFe, after that, a series of read-out voltage for inducing a potential in accordance with the data in a bit line BL is applied to the ferroelectric capacitor CFe.
強誘電体メモリセルＭＦｅの強誘電体キャパシタＣＦｅに書き込まれたデータを読み出す手順において、強誘電体キャパシタＣＦｅの分極量を増加させるための第１の電圧を、強誘電体キャパシタＣＦｅに印加し、そのあとに、上記データに応じた電位をビットラインＢＬに誘起させるための一連の読み出し電圧を、強誘電体キャパシタＣＦｅに印加する。 - 特許庁 - The sound output device 1 having a baseband processing part 12 for outputting the digital audio signal based on a first transmission format is provided with a conversion circuit 13 for converting an audio data signal so that the digital audio signal comprising the audio data signal, an LR channel selection signal, and a bit clock has a format based on a second transmission format different from the first transmission format.
第一の伝送フォーマットに基づいたデジタルオーディオ信号を出力するベースバンド処理部１２を有する音声出力装置１において、オーディオデータ信号、ＬＲチャンネル選択信号及びビットクロックからなるデジタルオーディオ信号が、第一の伝送フォーマットと異なる第二の伝送フォーマットに基づいた形式となるようにオーディオデータ信号を変換する変換回路１３を備える。 - 特許庁 - The method comprising the steps of determining an error value of a sample rate, obtaining an updated accumulator value based on said error value E_s at a decimated sample rate, and generating an appropriate rate command and changing said accumulator value at the decimated rate based on the updated accumulator value, may be adapted for either adaptive pointer management or bit stuffing.
サンプル速度の誤差値を決定するステップと、デシメートされたサンプル速度の前記誤差値Ｅ_sに基づいて最新の累算器値を得るステップと、前記最新の累算器値に基づいて適切な速度指令を生成し、かつデシメートされた速度の前記累算器値を変更するステップによる方法は、アダプタポイント管理又はビットスタッフィングのいずれかに適応させることができる。 - 特許庁 - The method and apparatus also comprise a step of generating a central processing unit (CPU) clock in the clock shaper logic unit based on the output of the free-running counter and the at least one input specifying the desired frequency by comparing a bit-reversed version of the output of the free-running counter with the at least one input specifying the desired frequency.
該方法及び装置は、また、自走カウンタの出力と所望の周波数を特定する少なくとも一つの入力とに基づいて、自走カウンタの出力のビット反転されたものと所望の周波数を特定する少なくとも一つの入力とを比較することにより、クロック整形ロジック・ユニットにおいて中央処理装置（ＣＰＵ）クロックを生成するステップを備える。 - 特許庁 - The device 1 outputs pieces of encoded data that are the structural components in the encoder 10 and are also bit sequences composed only of systematic components in the encoder 30 among the pieces of encoded data D4 encoded and generated by the encoder 30 as they are and also thins and outputs arbitrary encoded data other than the encoded data.
符号化装置１は、畳み込み符号化器３０により符号化されて生成された符号化データＤ４のうち、畳み込み符号化器１０における組織成分であり且つ畳み込み符号化器３０における組織成分のみから構成されるビット系列である符号化データをそのまま出力するとともに、この符号化データ以外の任意の符号化データを間引いて出力する。 - 特許庁 - The modulator includes a direct modulation synthesizer circuit, a reference frequency oscillator for providing an input reference signal to the direct modulation synthesizer circuit for locking the carrier frequency to a stable frequency, and a pre-emphasis unit for receiving data bits and for producing a modulating signal for direct modulation of the direct modulation synthesizer circuit, the modulation signal having data bit dependent voltage levels.
直接変調シンセサイザ回路と、搬送周波数を、ある安定した周波数にロックするために、直接変調シンセサイザ回路に入力基準信号を供給するための基準周波数発振器と、データ・ビットを受信し、直接変調シンセサイザ回路の直接変調のための、データ・ビット依存電圧レベルを有する変調信号を生成するためのプリエンファシス・ユニットとを含む変調器。 - 特許庁 - The unit cell 200 of a multi bit nonvolatile memory element comprises a plurality of channels 215 and 220 formed vertically, storage nodes 225 and 230 formed vertically on the outside of that channel, a control gate 240 surrounding the upper part of that channel and storage node and the side face of the storage node, and an insulating film 235 interposed between that channel, storage node and control gate.
マルチビット不揮発性メモリ素子の単位セル２００は、垂直に形成された複数のチャンネル２１５，２２０と、そのチャンネルの外側に垂直に形成されたストレージノード２２５，２３０と、そのチャンネル及びストレージノードの上部とストレージノードの側面とを取り囲んでいる制御ゲート２４０と、そのチャンネル、ストレージノード及び制御ゲートの各間に介在された絶縁膜２３５と、を含む。 - 特許庁 - The quantum tuning machine of this invention is constituted by using the quantum bit formed by localizing a phase difference soliton S between superconducting electrons present in each of a plurality of bands in a ring R0 provided with a ring main body R1 formed of a superconductor and well-like parts W1 and W2 formed by narrowing a diameter at at least two parts of the ring main body R1.
この発明の量子チューリング機械は、超伝導体で形成したリング本体Ｒ１と、そのリング本体Ｒ１の少なくとも２箇所に径を細くして形成した井戸状部分Ｗ１，Ｗ２と、を備えるリングＲ０に、複数のバンドの各々に存在する超伝導電子間の位相差ソリトンＳを局在化させて作った量子ビットを用いて構成する、ことを特徴としている。 - 特許庁 - For the calculated residual, a coding parameter selection section 190 selects per time, from a plurality of coding parameters each indicating a combination of a lower bit length of fixed length coding and a type of variable length coding for the remaining upper bits, the one indicating a combination that produces the shortest code length of past residuals when coding the past residuals rather than the calculated residual.
符号化パラメータ選択部１９０は、算出された残差に対して、固定長符号を用いる下位ビット長と残りの上位ビットに用いる可変長符号の種別との組み合わせを示す複数の符号化パラメータのうち、当該残差より過去の残差を符号化した場合に当該過去の残差の符号長が最も短くなる組み合わせを示すものを時刻ごとに選択する。 - 特許庁 - This invention provides the image expander where sequentially giving an address from a counter to a memory storing pixel data conducts reading of the pixel data and interpolation processing is applied to the pixel data at expansion of JPEG image compression data, and rearranging output bit sequences in the counter so that one counter is used in common for interpolation processing processes adopting different interpolation methods.
画素データを格納したメモリに対して、カウンタから順次アドレスを与えることで読み出しを行い、ＪＰＥＧ画像圧縮データを伸長するときに行なう補間処理を行なう装置において、前記カウンタにおける出力ビット順序を並び替えることにより、補間方法の異なる複数の補間処理で前記カウンタ１つを共通使用するようにした画像伸長装置。 - 特許庁 - The present invention is disclosed to facilitate scale and rotation registration for steganographic decoding, to improve techniques for enhancement in decoding without accessing originals which are not coded and robustness of steganographic coding in motion pictures and/or in the presence of lossy compression/tensile, and to represent data with patterned bit cells for making energy in a spatial domain facilitate decoding registration.
ステガノグラフィ的復号用のスケール及び回転の較正を容易にすること、符号化されていないオリジナルにアクセスすることなく復号するための改善技術と、動画において及び／又は不可逆圧縮／伸張の存在下でステガノグラフィ的符号化の堅牢性を向上すること、その空間領域におけるエネルギが復号での較正を容易にするパターン化ビットセルによってデータを表すこと。 - 特許庁 - To provide a transmitting device and a receiving device which can improve error rate characteristics without lowering transmission efficiency largely by encoding even a bit position where error tolerance is a little high in a high encoding rate.
従来技術では、平均的に符号間距離が大きなビット位置も判定結果によっては誤り耐性が低くなり、誤り訂正精度が劣化するという問題点があったが、本発明は、誤り耐性が高めのビット位置についても符号化率の大きな符号化を施すことにより、伝送効率をそれほど劣化することなく、誤り率特性を向上できる送信装置及び受信装置を提供する。 - 特許庁 - In this polarization distribution measurement method, a coherence length of a light source part is prescribed from the polarization distribution allowed in a transmission path, a polarization degree of output light of a measured light transmission path is measured to measure the polarization dispersion, and applicability to the transmission system of a desired transmission bit rate can be decided.
上記の目的を達成するために本発明に係わる偏波分散測定方法は光源部のコヒーレンス長を伝送路に許容される偏波分散から規定し被測定光伝送路の出力光の偏光度を測定することによって偏波分散を測定すると同時に所望の伝送ビットレートの伝送システムへの適用可能性を判定できる方法を採用した。 - 特許庁 - IN the configuration for acquiring bit information by detecting a difference among a plurality of electronic watermarks, the dispersion of electronic watermark patterns is reduced by executing pre-embedding or corrected embedding of an electronic watermark having a strength for canceling a detection value acquired by electronic watermark detecting to an original image concerning a plurality of electronic watermark patterns to become a difference detecting object.
複数の電子透かしの差分検出によりビット情報取得を行なう構成において、差分検出処理対象となる複数の電子透かしパターンについて、元画像に対する電子透かしパターン検出処理により取得される検出値を相殺する強度の電子透かしパターンの予備埋め込み、または修正埋め込みを実行して、電子透かしパターンの分散を低減する。 - 特許庁 - An electronic device comprises: multiple partially formed thin film transistors, each of which includes some of a gate contact, a source contact, a drain contact, and a semiconductor; a jet-printed material that is deposited on selected partially formed transistors to form completed transistors; and readout electronic devices to detect signals from the transistors and generate an encoded bit stream.
電子デバイスであって、ゲートコンタクト、ソースコンタクト、ドレインコンタクト、半導体のうちのいくつかを備え、複数の部分的に形成された薄膜トランジスタと、部分的に形成されたトランジスタのうちの選択されたものの上に蒸着され、完全なトランジスタを構成するジェット印刷された材料と、トランジスタからの信号を検出し、符号化されたビットストリームを生成する読み出し用電子機器とを備える。 - 特許庁 - In this radio receiver performing an intermittent receiving operation, a direct current offset voltage detecting part 21 fast detects a direct current offset voltage generated in a baseband signal during a guard bit period, a direct current offset voltage deciding part 22 decides whether or not to be converged, and a direct current offset voltage eliminating part 33 performs voltage adjustment and eliminates the direct current offset voltage.
間欠受信動作を行う無線受信装置において、直流オフセット電圧検出部２１でベースバンド信号に生じる直流オフセット電圧をガートビット期間で高速に検出し、直流オフセット電圧判定部２２で収束したか否かを判定し、直流オフセット電圧除去部３３で電圧調整を行って直流オフセット電圧を除去する。 - 特許庁 - The semiconductor memory device includes a scrambler configured to output a control signal enabled when an address is an address for accessing a memory cell of a complementary bit line, a write selector configured to selectively transmit data of a write path in response to the control signal, and a read selector configured to selectively transmit data of a read path in response to the control signal.
本発明に係る半導体メモリ装置は、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる制御信号を出力するスクランブル部と、前記制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備える。 - 特許庁 - The data processing system includes a microprocessor and a communication element, capable of communicating with an electronic module for sending a code signal to the microprocessor, and includes a hardware circuit which causes or does not cause the bit order of a word to be reversed as the function of the value of the code signal in the transfer of the word between the electronic module and the microprocessor.
データ処理システムであって： マイクロプロセッサ；および規約信号をマイクロプロセッサに送るための電子モジュールとの通信が可能な通信素子；を含み、 電子モジュールとマイクロプロセッサとの間での語の転送の際に、規約信号の値の関数として語のビット順序を反転させたりさせなかったりするハードウエア回路を含む、ことを特徴とするデータ処理システム。 - 特許庁 - When the maximum effective noise power spectral density is higher than a predetermined threshold, the maximum effective noise power spectral density is used as a parameter for controlling the level of reverse link loading, by setting a reverse activity bit (RAB) so as to inform access terminals to reduce their data rates, in order to minimize the interferences among these access terminals.
最大有効雑音電力スペクトル密度が所定の閾値よりも高いときは、アクセス端末間における干渉を最小化するために、アクセス端末に、それらのデータレートを低減することを知らせる逆方向アクティビティビット(ＲＡＢ)をセットすることによって、逆方向リンクのローディングのレベルを制御するパラメータとして、最大有効雑音電力スペクトル密度を使用する。 - 特許庁 - The bit counter is provided with: many clock generation parts which correspond to inputted program data, are synchronized only by program data among the program data, and generates mutually different clock signals; and a counter which is synchronized with the clock signals outputted from the clock generation parts, successively shifts input data at the time of synchronization and counts the number of bits of the program data to be programmed among the program data.
入力されるプログラムデータと対応し、前記プログラムデータのうちプログラムデータによってのみ同期され、互いに異なるクロック信号を発生するための多数のクロック発生部と、前記クロック発生部から出力される前記クロック信号によって同期され、同期時に入力データを順次シフトさせ、前記プログラムデータのうちプログラムするプログラムデータのビット数をカウントするカウンタを含む。 - 特許庁 - In the image forming apparatus comprising an analyzing section 23 to analyze at least one kind of page description language and a rendering section 24 to generate bit map data from the analyzing result, a means 254 to extract features from the outlines of the analyzed objects, a means 255 to limit a region to execute fills designated at every object based on the extracted features are equipped.
少なくとも１種類のページ記述言語を解析する解析部２３と、解析結果からビットマップデータを生成する描画部２４と、を備えた画像形成装置において、解析されたオブジェクトのアウトラインから特徴点を抽出する手段２５４と、抽出した特徴点に基づいて各オブジェクト毎に指定された塗りつぶしを実施する領域を限定する手段２５５と、を備える。 - 特許庁 - A register 105 is provided for once storing only those bits of data read out from a RAM 107 which are permitted according to a read permit signal 106 per bit, bits to be written are set in the register 105, the permit signal 106 is set to other bits, the read from the RAM 107 is executed and then the content of the register 105 is written in the RAM 107.
ＲＡＭ１０７から読み出されたデータをビットごとの読み出し許可信号１０６に従って許可されたビットだけを一旦記憶するレジスタ１０５を備え、書き込みたいビットをレジスタ１０５に設定して、それ以外のビットに許可信号１０６を設定してＲＡＭ１０７からの読み出しを実行し、その後にレジスタ１０５の内容をＲＡＭ１０７に書き込む。 - 特許庁 - The processing device in this invention is constituted with a memory unit which can store data, a butterfly arithmetic processing part to perform plural of butterfly arithmetic processing and a processing part to reassemble bits in reverse order which writes result of the plural butterfly arithmetic processing by the butterfly arithmetic processing part into a memory address reassembled in reverse bit order without writing the results of the butterfly arithmetic processing into the memory address in processing sequence.
本発明の処理装置は、データを記憶可能なメモリと、複数のバタフライ演算処理を行うバタフライ演算処理部と、バタフライ演算処理部による複数のバタフライ演算処理の結果を処理順のメモリのアドレスに書き込まず、ビット逆順の並び替えを行ったメモリのアドレスに該バタフライ演算処理の結果を書き込むビット逆順並び替え処理部とを有する。 - 特許庁 - The clock signal generating circuit that applies frequency- division to a system clock, is provided with an adder that sums external input data and a preceding sum result and a storage means that stores the result of sum of this adder synchronously with the system clock and supplies the output to the adder as the preceding sum result, and extracts the most significant bit of the output of the storage means as a clock signal.
システムクロックを分周してクロック信号を発生させるクロック信号発生回路において、外部入力データと前回の加算結果とを加算する加算器と、この加算器の加算結果をシステムクロックに同期して記憶し出力を加算器に前回の加算結果として供給する記憶手段とを備え、記憶手段の出力の最上位ビットをクロック信号として取り出す。 - 特許庁 - The display driver comprises: a digital/analog converter which receives an input voltage lower than a source voltage used in a buffer amplifier for output drive, generates a plurality of reference voltages and selects a reference voltage corresponding to an M (M is a positive integer) bit data signal; and an amplifier which amplifies the reference voltage selected by the digital/analog converter.
本発明によるディスプレイ駆動装置は、出力駆動用バッファアンプに使用される電源電圧より減少した入力電圧を受け取って基準電圧を生成し、Ｍ（Ｍは、正の整数）ビットのデータ信号に対応する基準電圧を選択するデジタル／アナログ変換部、及びデジタル／アナログ変換部から選択された基準電圧を増幅する増幅部を備える。 - 特許庁 - After a bit rate B of intensity modulated light outputted from the optical transmitter being an evaluation object and a cumulative wavelength distribution D of an optical fiber being an optical transmission line on which the light is transmitted are set so as to satisfy a prescribed relation, the performance of the optical transmitter is evaluated on the basis of a position relation between an optical waveform after transmission on the optical fiber and a pulse mask M.
評価対象である光送信器より出力される強度変調光のビットレートＢと、その光が伝送される光伝送路である光ファイバの累積波長分散Ｄとが、所定の関係を満たすように設定された上で、その光ファイバにより伝送された後の光波形とパルスマスクＭとの間の位置関係に基づいて、光送信器の性能が評価される。 - 特許庁 - In a bit apparatus 20, provided at a cutter spoke 18 of a tunnel boring machine equipped with at least one ultra hard chip 21 and at least one excavating body 22 fixed with a chip 21 at the tip portion, a columnar body 23 is fixed to the cutter spoke 18, and the excavating body 22 is coupled to the columnar body 23 through a pin coupling in a rotatable manner.
トンネル掘進機のカッタスポーク１８に設けられ、掘削用の少なくとも１つの超硬チップ２１と、チップ２１を先端部に固定した少なくとも１つの掘削体２２とを備えたトンネル掘進機のビット装置２０において、前記カッタスポーク１８に固定された柱体２３を有し、かつ、前記掘削体２２は、前記柱体２３に対し、ピン結合を介して回動可能に連結されている。 - 特許庁 - The printer utility program is prepared so that the computer can perform processing for displaying the combination of messages in which the necessary or unnecessary displays are defined by ON/OFF of each bit of information to be transmitted from the printer in order to notify the contents of each abnormal phenomenon occurred in the printer as information concerned with the method of coping with the abnormal phenomenon.
プリンタにて生じている異常現象の内容を通知するためにプリンタが送信する情報の各ビットのＯＮ／ＯＦＦによりその表示の要否が定義されているメッセージを組み合わせたものを、当該異常現象の対処方法に関する情報として表示する処理を、コンピュータに行わせることが出来るように、プリンタ用ユーティリティプログラムを作成しておく。 - 特許庁 - Since the contents of the additional transmission data can be attached to the transmission signal only by changing states of the error detection bit in the transmission signal, the contents of the additional transmission data as well as contents themselves of the transmission signal can be transmitted without changing a transmission signal transmitting method from the existing transmitting method and without adding a new channel.
送信信号における誤り検出ビットの状態を変更するだけで、追加の送信データの内容を送信信号に付加することができるので、送信信号の送信方法を既存の送信方法から変更することなく、また新たなチャネルを追加することなく送信信号の内容自体の他に追加の送信データの内容を伝送することができる。 - 特許庁 - On this page stream, a partial picture list composed of at least one group of partial picture data displaying the partial picture by bit map data, etc., which is a part of the display contents of one screen, and display mode information such as an XY coordinate showing a display position, and control information describing an instruction to be executed according to an input signal are described.
前記ページストリームには、１画面の表示内容の一部である部分画像をビットマップデータなどで表した部分画像データと、その表示位置を表すＸＹ座標などの表示態様情報との少なくとも１つの組からなる部分画像リストと、入力信号に対応して実行されるべき命令が記述された制御情報とが記述されている。 - 特許庁 - The printer comprises a means for storing print information from a host computer, a means for analyzing the data to develop image data, a means for detecting completion of print processing, a means for accessing and diagnosing a memory area, a means for attaching an error correction code when a failure bit is searched, and a table for managing the address of a failed word.
ホストコンピュータからの印字情報を格納する手段、前記データを解析して画像データに展開する手段、印字処理が終了したことを検出する手段、メモリ領域をアクセスして診断を行う手段、故障ビットを探知した場合には誤り訂正用の符号を付加する手段、および前記の故障ワードのアドレスを管理する管理テーブルを備えたことを特徴とする印刷装置。 - 特許庁 - This device is provided with a plurality of kinds of tables for specifying bit planes to be abandoned for each sub-band, and they are properly selected according to a condition such as applied compressibility or the maximum processing time to be guaranteed so that data amounts to be encoded can be arbitrarily set, and that a required processing time can be arbitrarily set for a device with a prescribed processing speed.
各サブバンド毎に破棄すべきビットプレーンを規定したテーブルを複数種類設け、与えられた圧縮率や保証すべき最大処理時間等の条件に応じて適宜選択することによって符号化すべきデータ量を任意に設定可能であり且つ所定の処理速度の装置に対して任意に所要処理時間を設定可能にした構成である。 - 特許庁
