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短いコードワードビットを主変換コードワード長さとして使用することにより記録密度側面にて高い効率性を提供し、またコードワード間にランレングス条件を満足せずにコードワードを他のコードワードに代える場合にもコード列のＤＣ抑圧能力を保持すべくコードワードを配することによりコード列の優秀なＤＣ抑圧能力を備えるコードワード生成及び配置方法を提供する。 - 特許庁 - A toggle map, which is generated from a combination of a transition map determining a bit in the input codeword reducing energy consumption if toggled and a flag map determining a number of least significant bits exceeding a cell energy limit value, is applied to an input codeword for the driver to toggle bits of the input codeword for reducing driver energy consumption without a perceivable image quality degradation.
トグルされた場合にエネルギー消費を削減する入力符号語内のビットを判定する遷移マップとセルエネルギー限界値を超える複数の最下位ビットを判定するフラグマップとの組合せから生成されるトグルマップが、知覚可能なイメージ品質劣化を伴わずにドライバエネルギー消費を削減するために前記入力符号語のビットをトグルするためにドライバの入力符号語に適用される。 - 特許庁 - The mobile communication method includes a step where a handover source radio base station eNB#0 refers to a predetermined bit set in a Cell ID included in E-CGI included in a Measurement Report received from a mobile station UE to determine whether a handover destination candidate radio base station is a radio base station eNB for a macrocell or a radio base station HeNB for a small cell.
本発明に係る移動通信方法は、ハンドオーバ元無線基地局ｅＮＢ＃０が、移動局ＵＥから受信したＭｅａｓｕｒｅｍｅｎｔ Ｒｅｐｏｒｔに含まれるＥ-ＣＧＩに含まれるＣｅｌｌ ＩＤ内に設定されている所定ビットを参照して、ハンドオーバ先候補無線基地局がマクロセル用無線基地局ｅＮＢ或いは小セル用無線基地局ＨｅＮＢのいずれであるかについて判定する工程を有する。 - 特許庁 - A visible-light communication apparatus for receiving data included in visible light from a transmitting side includes: a camera 12 for photographing an emission source 10 of visible light; and a computer 13 for detecting a preamble of data included in visible light based on a luminance value of an image inputted by the camera 12 and extracting a data bit train of the data from the image in accordance with the preamble.
送信側からの可視光に含まれるデータを受信する可視光通信装置において、可視光の発光源１０を撮影するカメラ１２と、カメラ１２により入力される画像の輝度値に基づいて可視光に含まれるデータのプリアンブルを検出し、このプリアンブルに基づいて当該データのデータビット列を画像中から抽出するコンピュータ１３を有する可視光通信装置である。 - 特許庁 - The writing circuit divides the pulse width of the writing pulse into a plurality of sections to change the pulse height among the sections to provide voltages for writing to different target threshold levels, and brings the bit line connected with the memory cell in which writing to the respective target threshold levels is performed, into a writable selected state by synchronizing it with the applying period to the respective target threshold level.
書き込み回路は、書き込みパルスのパルス幅を複数の区間に分割して各区間で異なる目標しきい値レベルへの書き込み用電圧となるようにパルス高さを切り替えると共に、各目標しきい値レベルへの書き込みが行われるメモリセルが接続されたビット線を各目標しきい値レベルへの印加期間に同期させて書き込み可能な選択状態とすることを特徴とする。 - 特許庁 - To overcome the problem with an apparatus for forwarding packets, wherein a latency to BANK active, read command input, and data output, and a BANK precharge after data transfer are required for accessing data when the apparatus uses a versatile DRAM memory of low bit unit price and large capacity for achieving high-speed access of forwarding information stored in a storage apparatus, and as a result, the transfer efficiency of data is not raised.
フォワーディング処理を行う装置は記憶装置に格納されたフォワーディング情報の高速アクセスを実現するために大容量でビット単価が安価な汎用のＤＲＡＭメモリ使用する場合にはデータをアクセスするためにＢＡＮＫアクティブ、リードコマンド入力、データ出力までのレイテンシーおよびデータ転送後のＢＡＮＫプリチャージが必要となりデータの転送効率が上がらないことが課題となる。 - 特許庁 - An A/D converter 37 converts control data into a control signal, an LDD 12 generates a drive current corresponding to transmission information of a bit string based on the control signal, an LD 14 receives input of the drive current and transmits an optical signal, an MPD 16 converts the optical signal received from the LD 14 into a voltage signal, and a filter 30 extracts a partial frequency band from the voltage signal.
Ａ／Ｄ変換器３７は、制御データを制御信号に変換し、ＬＤＤ１２は、ビット列である送信情報に応じた駆動電流を制御信号に基づいて生成し、ＬＤ１４は駆動電流の入力を受けて光信号を送信し、ＭＰＤ１６は、ＬＤ１４から送信された光信号を電圧信号に変換し、フィルタ３０はこの電圧信号から一部の周波数帯域を抽出する。 - 特許庁 - In reading the memory cell MC, first voltage having no temperature dependence is applied to the bit lines BLs, while second voltage having temperature dependence opposite to that of forward direction voltage of the diode 21 and having lower second voltage than the first voltage is applied to the word lines WLs, a resistance state of the phase change element 20 is detected by a read circuit 32 in accordance with a change in current flowing in the memory cell MC.
このメモリセルＭＣの読み出し動作時には、温度依存性がない第１の電圧がビット線ＢＬｓに印加され、ダイオード２１の順方向電圧の温度依存性とは逆の温度依存性を有し第１の電圧より低い第２の電圧がワード線ＷＬｓに印加された状態で、メモリセルＭＣを流れる電流の変化に応じて相変化素子２０の抵抗状態がリード回路３２により検知される。 - 特許庁 - To provide a semiconductor device having a construction, in which a plurality of memory cells each including a first transistor, a second transistor and a capacitor element are arranged as a matrix, and a wiring that is also called a bit line for connecting one of the memory cells with another memory cell, and a source electrode or a drain electrode in the first transistor are electrically connected through the source electrode or a drain electrode in the second transistor.
第１のトランジスタと第２のトランジスタと容量素子とを各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とした半導体装置を提供する。 - 特許庁 - The safety elevator, the operation of which is controlled by executing a control program loaded by CPU 14 from a memory unit to RAM 20, comprises a detection circuit that detects a memory error in RAM 20 (a parity bit generating circuit 16 and a parity check circuit 17) and a log storing circuit 19 that records that a memory error has occurred and corrects the memory error by data stored in the memory unit when the memory error has occurred.
ＣＰＵ１４を用いて記憶部からＲＡＭ２０へロードされた制御プログラムを実行することで運転制御される安全エレベータにおいて、ＲＡＭ２０のメモリ・エラーを検出する検出回路（パリティビット生成回路１６，パリティチェック回路１７）と、メモリ・エラーが発生したことを記録するログ保存回路１９と、を備え、メモリ・エラーが発生した場合、記憶部に格納されたデータによりメモリ・エラーの訂正を行う。 - 特許庁 - To provide a codeword generating and mapping method with which high efficiency is provided in terms of recording density by using a short codeword bit as a main conversion codeword length, and an excellent DC suppression capability is provided for code streams by locating codewords to hold the DC suppression capability for code streams even when replacing a codeword with the other codeword without satisfying run length conditions between codewords.
短いコードワードビットを主変換コードワード長さとして使用することにより記録密度側面にて高い効率性を提供し、またコードワード間にランレングス条件を満足せずにコードワードを他のコードワードに代える場合にもコード列のＤＣ抑圧能力を保持すべくコードワードを配することによりコード列の優秀なＤＣ抑圧能力を備えるコードワード生成及び配置方法を提供する。 - 特許庁 - In the storage means of a slot machine, at least individual drawing data individually used for respective conditions, common drawing data used in common among the respective conditions, a reference data switching bit 1 indicating the changeover of the reference of the individual drawing data and the common drawing data, and definition data stipulating the number of a drawing block for each drawing result are stored.
スロットマシンの記憶手段には、各々の条件に対して個別に用いられる個別抽選データと、各々の条件の間で共通して用いられる共通抽選データと、個別抽選データ及び共通抽選データの参照を切替えることを示す参照データ切替えビット１と、各々の抽選結果ごとの抽選ブロックの番号が規定されている定義データと、が少なくとも記憶されている。 - 特許庁 - The first tunneling insulating film 210 and second tunneling insulating film 260 are each formed of a metal oxide film having a thickness of 5 Å to 20 Å, and employing a several tens nanometer-sized storage and an insulating film of several Å to several tens Å in thickness may facilitate multi-bit storage and high integration and furthermore may achieve high operation speed and reduction of power consumption.
第１トンネリング絶縁膜２１０及び第２トンネリング絶縁膜２６０は、５Åないし２０Åの厚さを有する金属酸化膜から形成され、数十ナノサイズのストレージと数Åないし数十Åの厚さを有する絶縁膜を使用することによって、マルチビットの保存及び高集積が容易であり、高速動作速度及び低消費電力を実現することができる。 - 特許庁 - In this polling method in the digital radio communication system, a frame format of a polling response signal transmitted to a base station from each terminal station is a frame format composed of one frame, wherein a periodical bit pattern is arranged at the head of the frame format in the polling method in the digital radio communication system by a method for collecting the information of a plurality of respective terminal stations by polling.
デジタル無線通信システムにおけるポーリング方法は、複数の各端末局の情報をポーリングにより収集する方式のデジタル無線通信システムにおけるポーリング方法において、上記各端末局から基地局に送信すべきポーリング応答信号のフレームフォーマットを該フレームフォーマットの先頭部に周期的なビットパターンが配置された１フレーム構成のフレームフォーマットとするものである。 - 特許庁 - To provide a reversed synchronization setting method where a mobile station adjusts a transmission point of time according to a synchronization control bit received through a speech channel after adjusting the transmission point of time and setting synchronization according to a synchronization control massage received through a control channel set conventionally without the mobile station to set another control channel and to provide the reverse synchronous transmission method utilizing the reverse synchronization setting method.
移動局が別の制御チャンネルを設定することなく、従来設定された制御チャンネルを通じて受信された同期制御メッセージに従って送信時点を調整して同期を設定した後に、移動局が通話チャンネルを通じて受信された同期制御ビットに従い伝送時点を調節する逆方向同期設定方法及びそれを利用した逆方向同期式伝送方法を提供する。 - 特許庁 - A plasma display device which lights a display cell of a display panel 4 synchronizing with a frequency of a maintaining discharge waveform is provided with an integrating means 10 to integrate the number of pixel signals given for a predetermined period by each bit signal for gradation display, and a frequency changing means 11 to change the frequency of the maintaining discharge waveform based on the result of the integration by the integrating means 10.
本発明は、維持放電波形の周波数に同期させて表示パネルの表示セルを点灯させるプラズマディスプレイ装置において、所定期間中に与えられる画素信号数を階調表示のためのビット信号単位で積算する積算手段と、該積算手段の積算結果に基づいて前記維持放電波形の周波数を変更する周波数変更手段とを備えたことを特徴とする。 - 特許庁 - The semiconductor integrated circuit includes an address control circuit that generates a carry on activation of a test mode signal according to a column instruction word when the least significant bit of an external address is fixed, latches an initial internal address to the external address, combines the latched initial internal address and the carry to output the address successively increasing from the initial internal address by the carry.
本発明の半導体集積回路は、外部アドレスの最下位ビットが固定にされる場合に、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。 - 特許庁 - To provide a stream multiplexing method, a reproducing method, a stream multiplexing apparatus reproducing apparatus, and a digital broadcast receiving apparatus in which a plurality of streams composed of different packet unit lengths are multiplexed to form a multiple transfer stream and the multiplexed bit stream is decoded to reproduce a packet signal for each of different kinds by a stream reproducing apparatus in simple configuration when reproducing the multiple transfer stream.
異なるパケット単位長からなる複数のストリームを多重化して、多重転送ストリームを形成し、それを再生する場合に、単純な構成のストリーム再生装置によって、多重化されたビットストリームを解読して、異なる種類毎のパケット信号を再生することができる、ストリーム多重化方法および再生方法ならびにストリーム多重化装置および再生装置ならびにデジタル放送受信装置を提供する。 - 特許庁 - To a data receiver having received a multicast participation request, whether the packet is a transferrable packet is judged with reference to setting of the marker bit 502 of the packet to control duplication and transfer, and the need of decoding and discarding an undesired frame is eliminated in a data receiver side, so that moving image multicast stream encoded by a MPEG method can be surely reproduced.
また、マルチキャスト参加要求のあったデータ受信装置に対しては、パケットのマーカービット５０２の設定を参照して転送可能なパケットか否かを判定してパケットの複製及び転送を制御するようにして、データ受信装置側で、不要なフレームを復号して廃棄する必要をなくし、ＭＰＥＧ方式にて符号化された動画像マルチキャストストリーム再生を確実に実行できるようにする。 - 特許庁 - Efficient constant bit rate(CBR) control is attained where the buffer memory capacity is relaxed by using an algorithm based on a mixture of information relating to the preceding analysis of only several slices (GOS) of the entire pictures at present and/or the preceding analysis of a single slice of a preceding picture and of information relating to actual encoding data of the entire preceding pictures.
本発明によれば、現在の全体的なピクチャのうちの僅かに数個のスライス(ＧＯＳ)の事前分析及び／又は先行するピクチャの１個のスライスの事前分析に関する情報と先行する全体的なピクチャの実際のエンコーディングデータに関する情報との混合に基づくアルゴリズムを使用することにより、バッファメモリ容量条件を減少させた効率的な定ビットレート(ＣＢＲ)制御を実現することが可能である。 - 特許庁 - Thus, a reverse auction capable of further promoting competition can be performed, for example, more ordering shares are provided to the highest bid (lowest amount) and the bids of bid amounts close to the highest bid and ordering shares are scarcely provided to bids of bid amounts sharply separated from the bid amount of the highest bit even when the bids are included in the scheduled number of bidders.
このようにすれば、例えば最上位（最低額）の入札及び当該最上位に近い入札額の入札に対してより多くの発注シェアを与え、逆に落札者の予定数までに入っている入札であっても最上位の入札額から大きく離れた入札額の入札にはほとんど発注シェアを与えないといった、より競争を促進する逆オークションを実施できるようになる。 - 特許庁 - The device is provided with a plurality of serial analog-digital conversion means 106 for converting signals from a plurality of signal sources to digital signals, a plurality of queue means 107, each queue storing at least one bit data connected to the serial analog-digital conversion means, and a selection means 108 for selectively outputting the signals stored in the plurality of queue means from a common output part.
複数の信号源からの信号をデジタル信号に変換する複数の逐次変換型アナログ・デジタル変換手段１０６と、逐次変換型アナログ・デジタル変換手段に接続される、少なくとも１ビットのデータを保持する複数の待ち行列手段１０７と、複数の待ち行列手段に保持された信号を共通の出力部から選択的に出力させる選択手段１０８と、を有する。 - 特許庁 - A PE 10 of the SIMD microprocessor has two shifter pairs 12 each comprising a PSH 12a and a BSH 12b when an ALU (Arithmetic and Logic Unit) 14 has independently operable ALU(L) 14a and ALU(H) 14b, and has shift data selection circuits 13 performing selection and bit expansion of data output from the shifter pairs 12 correspondingly to each the ALU.
ＳＩＭＤ型マイクロプロセッサのＰＥ１０において、ＡＬＵ１４がＡＬＵ（Ｌ）１４ａ、ＡＬＵ（Ｈ）１４ｂと２つに分割して動作させることが可能な構成になっているときに、ＰＳＨ１２ａとＢＳＨ１２ｂとから構成されシフタ対１２を２つ備えるとともに、シフタ対１２から出力されたデータを選択およびビット拡張を行うシフトデータ選択回路１３を各ＡＬＵに対応して備えた。 - 特許庁 - Concerning the semiconductor integrated circuit having a memory cell array 1, plural word lines 2, plural bit lines 8, a selector circuit 3 and plural sense amplifiers 4, this circuit is provided with plural sense amplifier enable signal lines 5 respectively individually connected to the plural sense amplifiers and a sense amplifier activate signal generating circuit 6 for independently outputting a sense-amplifier-enable signal at arbitrary timing.
メモリセルアレイ１と、複数のワード線２と、複数のビット線８と、セレクタ回路３と、複数のセンスアンプ４とを有する半導体集積回路において、複数のセンスアンプのそれぞれに個別に接続される複数のセンスアンプイネーブル信号線５と、複数のセンスアンプイネーブル信号線５に接続されて、独立的に任意のタイミングでセンスアンプイネーブル信号を出力するセンスアンプ活性化信号発生回路６とを備える。 - 特許庁 - The sense amplifier driver circuit comprises a plurality of series- connected delay inverters, with at least one of the delay inverters connected to the output in series; and a plurality of NMOS transistors with the gates being connected to the common input, with an overall beta ratio (width to length ratio) of the NMOS transistors being the same as a beta ratio of a pass transistor of a bit cell.
本発明のセンス増幅器駆動回路は、直列連結される複数個の遅延反転器を具備し、前記遅延反転器のうち少なくとも一つは出力に直列に連結されゲートが入力に共通連結される複数個のＮＭＯＳトランジスタを備えて前記ＮＭＯＳトランジスタの総ベータ比率（全長に対する幅の比率）はビットセルのパストランジスタのベータ比率と等しいことを特徴とする。 - 特許庁 - A semiconductor storage device includes: the TRUE side storage transistor and BAR side storage transistor; selection transistors connected between drains of both storage transistors and corresponding bit lines; a word line connected to gates of two selection transistors; a flip-flop composed by cross connecting two CMOS inverters; and two gate transistors connected between the drains of respective storage transistors and corresponding input/output section of the flip-flop.
ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 - 特許庁 - This electric driver comprises a clutch mechanism 45 operating so as to interrupt a power transmission from an electric motor 30 to the bit holder 47 when a tightening torque reaches a specified value and a detection means of brake stopping the rotation of an electric motor 1 by detecting the moved position of a movable side member 54 moved pressingly when the driver becomes an unrotatable condition when the tightening torque in the clutch mechanism 45 reaches the specified value.
締付けトルクが所定値に達した時点で電動モータ３０からビットホルダ４７への動力伝達を遮断するよう作動するクラッチ機構４５と、クラッチ機構に４５おける締付けトルクが所定値に達したのに伴い回転不能状態になることによって押圧移動される可動側部材５４の移動位置を検出することによって電動モータ１の回転を停止させるブレーキ検出手段とを備える。 - 特許庁 - An exemplary apparatus includes a window comparator 14 operative to generate an output signal having a first value if the input signal is within a desired voltage region; a sampling device 16 operative to sample the output signal; an event array counter 24 representing the number of sampled inputs within one or more desired time offsets and the desired voltage regions; and a trigger processing circuit 26 operative to generate a bit offset signal that controls the counting.
装置は、入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するウィンドウコンパレータと、前記出力信号をサンプリングするサンプリングデバイスと、１或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表す事象アレイカウンタと、該カウントを制御するビットオフセット信号を発生するトリガー処理回路を含む。 - 特許庁 - The receiver is further provided with a hardness value detecting means HVDM for at least one of bits expressing the listed symbol pj, to detect a situation which does not change between a free one listed symbol and another symbol, and a probability value correcting means PVCM for changing the integer probability value PrIV (ck), related to such a bit which does not change, into a non-integer value.
その受信機はさらに、リスティングされたシンボルｐｊを表すビットのうちの少なくとも１つが任意の１つのリスティングされたシンボルと別のシンボルとの間で変化しない状況を検出するための硬値検出手段ＨＶＤＭと、そのような変化しないビットに関連付けられる整数確率値ＰｒＩＶ（ｃｋ）を非整数値に変更するための確率値補正手段ＰＶＣＭとを備える。 - 特許庁 - The invention includes: transforming image data into coefficients using the wavelet transform; determining a geometric flow adapted to the coefficients of the image; selecting coefficients to include in neighborhoods based on neighborhood parameters and the geometric flow for the coefficients; using additionally the obtained neighborhood coefficients to generate a prediction error; coding the prediction error to generate a compressed bit stream; and using a plurality of scanning patterns to generate coefficients to interpolate the coefficients of the image.
ウェーブレット変換を使い画像データを係数に変換し、画像の係数に適応した幾何学的フローを求め、係数の幾何学的フローと近傍パラメータに基づいて近傍に含めるための係数を選択し、得られた近傍の係数も使い予測誤差を生成し、予測誤差を符号化して圧縮ビットストリームを生成すると共に、複数の走査パターンを用いて前記画像の係数を補間する係数を生成する。 - 特許庁 - A clock gating control circuit 40 imparts a synchronization clock CLK2a to the synchronization register 20 only when discordance between input data and output data of the synchronization register 20 occurs, and a clock gating control circuit 50 imparts a synchronization clock CLK2b to the synchronization register 30 only when discordance between input data and output data of the synchronization register 30 occurs and when a bit width designation signal BT8 is in an L level.
クロックゲーティング制御回路４０は、同期化レジスタ２０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ａを同期化レジスタ２０に与え、クロックゲーティング制御回路５０は、ビット幅指定信号ＢＴ８がＬレベルであり、同期化レジスタ３０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ｂを同期化レジスタ３０に与える。 - 特許庁 - An interleave circuit 204 having a plurality of schemes for rearranging data is used to select data wherein the number of the same bit streams is small, from a plurality of data after rearrangement processing by an interleave output selector circuit 205 and inputting the selected data to a mapping circuit 206, thereby reducing the difference between the maximum amplitude value of an OFDM signal generated by an inverse Fourier transform circuit 207 and the average amplitude value.
データの並び替え方式を複数持つインタリーブ回路２０４を用い、複数の並び替え処理後のデータのうちから同一のビット列の数が少ないデータをインタリーブ出力選択回路２０５で選択してマッピング回路２０６へ入力することで、逆フーリエ変換回路２０７で生成されるＯＦＤＭ信号の最大振幅値と平均振幅値の差を小さくすることが可能になる。 - 特許庁 - The information recorder is provided with: an encryption part for encrypting information of the same size as the number of bits of an encryption key including confidential information by using an NVRAM readable/writable by the bit unit and the encryption key; and a write part for writing information subjected to the encryption processing to an encryption area having a predetermined capacity of the integer-multiplied number of bits of the encryption key in the NVRAM.
ビット単位で読み書き可能なＮＶＲＡＭと、暗号鍵を用いて、極秘情報を含む該暗号鍵のビット数と同じサイズの情報に対して暗号化処理を施す暗号化部と、ＮＶＲＡＭにおいて当該暗号鍵のビット数の整数倍の予め定められた容量を有する暗号化領域に対して、暗号化処理が施された情報を書き込む書込部と、を備える。 - 特許庁 - In this extremely fine magnetic recording medium and its manufacturing method, non-oxidized regions enclosed by oxidized regions and oxidized regions enclosed by non-oxidized regions are arranged as an array by applying oxidation processing to the surface of a substrate which consists of magnetic material whose magnetic property is changed by oxidation by using an atomic force microscope under a wet atmosphere, and 1-bit information is made recordable in each region.
酸化により磁気特性の変化する磁性材料からなる表面に対して、湿潤雰囲気下で原子間力顕微鏡を用いて酸化処理を施すことにより、酸化領域に囲まれた未酸化領域又は未酸化領域に囲まれた酸化領域をアレイ状に配し、前記各領域に１ｂｉｔの情報を記録可能とした、極微細な磁気記録媒体およびその製造方法。 - 特許庁 - Each of the memory cells is targeted for writing by applying a common gate voltage to each gate terminal of the memory cells through word lines, and simultaneously writing a plurality of data having different values mutually in each of the memory cells by simultaneously applying the writing voltages corresponding to writing data respectively through the bit lines to drain-source terminals of the two or more memory cells targeted for writing.
ワード線を介して該メモリセルの各々のゲート端子に共通のゲート電圧を印加して当該メモリセルの各々を書き込み対象とするとともに、書き込み対象とされた２以上のメモリセルのドレイン−ソース端子間に該ビット線を介して各書き込みデータに対応した書き込み電圧を同時に印加して当該メモリセルの各々に互いにデータ値の異なる複数のデータを同時に書き込む。 - 特許庁 - When distortion slope is calculated at the processing block 103, a monotone decreasing function is introduced and such a distortion slope as lowering the significance of a code of high order bit plane relatively is employed so that truncation amount of a code block including a coefficient of large absolute value is increased but truncation amount of other code block is decreased thus attaining rate control of good subjective image quality.
処理ブロック１０３におけるディストーションスロープの計算の際に単調減少の関数を導入し、上位ビットブレーンの符号の重要度を相対的に下げるようなディストーションスロープとすることにより、絶対値大きい係数が含まれるコードブロックのトランケーション量を増加させ、そうでないコードブロックのトランケーション量を減少させることにより、主観画質の良好なレート制御を可能とする。 - 特許庁 - The Cambell measurement system 5 is provided with a summing operation means 9 for summing a plurality of sampling values composing data S1 and obtaining a second digital data S2 having an accuracy with larger bit number than the data S1, a power operation means 10 for obtaining a square average based on the data S2 and the Cambell measurement means 11 converting the square average to reactor power.
キャンベル計測系５は、変換器３からの第１のディジタルデータＳ１を成す複数個のサンプリング値を足し合わせてそのデータＳ１よりもビット数の大きい精度をもつ第２のディジタルデータＳ２を取得する和演算手段９と、このデータＳ２に基づいて２乗平均値を求めるパワー演算手段１０と、その２乗平均値を原子炉出力に変換して評価するキャンベル計測評価手段１１とを備える。 - 特許庁 - To provide a simple circuit structure which corrects different voltages between respective line sections in a semiconductor integrated circuit, especially a circuit structure which corrects difference between the bit line voltage of a high level and the plate line voltage of a high level of a ferroelectric RAM memory and in which the different voltages (write voltage and read voltage in particular) are corrected with a standard operation and can mutually independently be decided in a test mode.
半導体集積回路における各回線区間の異なる電圧を補正する簡単な回路構造、特に、強誘電体ＲＡＭメモリの高レベルのビット線電圧と高レベルのプレート線電圧との差異を補正する回路構造であって、異なる電圧（特に書込み電圧および読出し電圧）が標準動作で補正され、しかもテストモードで互いに独立して判定させることができるものを提供すること。 - 特許庁 - The optical information recording medium is characterized by providing a transparent substrate to a light to read/write information, arranging the fine particles one particle of which becomes one bit information on the substrate and defining the distance between the substrate and the fine particle as equal to or less that the wavelength and it is constituted mainly in the optical information recording medium to reproduce, read and delete the information by light.
光を用いて情報の再生、記録及び消去を行う光情報記録媒体において、情報の読み出し、書き込みを行うための光に対して透明な基板を有し、一粒子が一ビット情報となる微粒子が上記基板上に配列しており、基板と微粒子との距離が波長以下になっていることを特徴とする光情報記録媒体を主たる構成にした。 - 特許庁 - When an address generated from the test pattern generating section 105 coincides with a defective address stored in the fail information storing section 108, a checker pattern is inputted to each memory after relieving processing without changing data from the test pattern generating section 105 by using a data scramble section 107 discriminating whether data inputted to a memory is reversed or not in accordance with a value of the least significant bit of a defective address.
テストパターン生成部１０５から生成されるアドレスがフェイル情報格納部１０８に格納された不良アドレスと一致した場合に、不良アドレスの最下位ビットの値に応じてメモリへのデータ入力を反転させるかどうかを判定するデータスクランブル部１０７を用いることで、テストパターン生成部１０５からのデータを変更することなく、救済処理後の各々のメモリに対して、チェッカーパターンを入力する。 - 特許庁 - The non-volatile memory element has a plurality of memory transistors disposed on a semiconductor substrate with a NAND string, string selection transistors disposed at one-side ends of the plurality of memory transistors on the semiconductor substrate, ground selecting transistors disposed in other ends of the plurality of memory transistors on the semiconductor substrate, and a bit line electrically connected to the semiconductor substrate and to the gate electrode of the ground selecting transistor.
本発明は、半導体基板上にＮＡＮＤストリングで配置された複数のメモリトランジスタと、複数のメモリトランジスタ一端の半導体基板上に配置されたストリング選択トランジスタと、複数のメモリトランジスタ他端の半導体基板上に配置された接地選択トランジスタと、半導体基板及び接地選択トランジスタのゲート電極に電気的に連結されたビットラインと、を備える不揮発性メモリ素子である。 - 特許庁 - There is provided a multi-bit nonvolatile memory device comprising a channel region formed on a semiconductor substrate, a source or a drain forming a shottky contact with the channel region, a central gate electrode formed on a part of the channel region, first and second side wall gate electrodes formed in the channel region outside the central gated electrode, and first and second storage nodes formed between the channel region and the side wall gate electrode.
半導体基板に形成されたチャンネル領域、チャンネル領域とショットキーコンタクトをなしているソース及びドレイン、チャンネル領域の一部分上に形成された中央ゲート電極、中央ゲート電極の外側のチャンネル領域に形成された第１及び第２側壁ゲート電極、及びチャンネル領域と側壁ゲート電極との間に形成された第１及び第２ストレージノードを備えるマルチビット不揮発性メモリ素子。 - 特許庁 - The information frame transmitted from a radio base station consists of a sequence of a header H that includes bit and frame synchronizing signals and a sender address, information I denoting number of destination terminals, an address part where addresses A to identify the terminals are arranged by each terminal, an information part where information D addressed to each terminal is arranged in the arranged sequence of each identification information and error control codes.
無線基地局から送信する情報フレームを、ビット同期とフレーム同期と送信元アドレスを含むヘッダーＨと送信先の端末装置数を含む情報Ｉと端末装置を識別するアドレスＡを端末装置毎に並べたアドレス部と端末装置宛ての情報Ｄをアドレス部の各識別情報の並び順に従って並べた情報部と誤り制御符号を順番に並べて形成する。 - 特許庁 - In an image information transforming device 1, a motion vector correcting part 14 reretrieves a motion vector scaled by a motion vector transforming part 13, corrects the accuracy of the motion vector and supplies the motion vector whose accuracy is corrected to an MPEG4 image encoding part 15 when an MPEG2 bit stream is inputted to find an 8×8 motion vector and a 16×16 motion vector in the MPEG4.
画像情報変換装置１において、ＭＰＥＧ２ビットストリームを入力し、ＭＰＥＧ４における８×８動きベクトル及び１６×１６動きベクトルを求める際に、動きベクトル変換部１３によりスケーリングされた動きベクトルに対して、動きベクトル補正部１４において再検索し、動きベクトルの精度を補正し、精度が補正された動きベクトルをＭＰＥＧ４画像符号化部１５に供給する。 - 特許庁 - In this data processor which performs the wavelet transform of input data into a plurality of coefficients generates an embedded code stream to the coefficient and processes coded data of the code stream obtained by performing the binary entropy coding of the embedded code stream, there is provided a means for analyzing the code stream and recording a coded bit which each advantage level imparts to the code stream in a header by every coding unit or/and comprehensively.
入力データを複数の係数にウェーブレット変換し、該係数に対して埋め込み符号ストリームを生成し、該埋め込み符号ストリームをバイナリエントロピー符号化することで得られる符号ストリームの符号化データを処理するデータ処理装置であって、 前記符号ストリームを分析し、各優位度レベルが前記符号ストリームに与えた符号化ビットを符号化単位毎、又は/及び包括的にヘッダに記録する手段を設ける。 - 特許庁 - This system 1 has a mode blocking laser which can regenerate a clock signal indicating a bit clock of an optical signal to be and a modulation interference structure 5 which has first and second interference measuring arms 33, 35, and can modulate an amplitude and phase of the optical signal according to the clock signal, and contains at least one semiconductor optical amplifier SOA1 disposed in the first interference measuring arm 33.
この装置１は、再生する光信号のビットのクロックを示すクロック信号を再生可能なモードブロッキングレーザと、第一および第二の干渉測定アーム３３、３５を有し、前記クロック信号により光信号の振幅および位相を変調可能であり、第一の干渉測定アーム３３に配置された少なくとも一つの半導体光増幅器ＳＯＡ１を含む、変調干渉構造５とを備える。 - 特許庁 - This seed generation circuit has: an oscillator circuit 10 continuously or intermittently oscillating; a smoothing circuit 20 controlling appearance frequency of '0' and '1' in a digital data string outputted from the oscillator circuit and outputting the digital data string as time series data; and a genuineness circuit 30 generating a seed of one bit by an arithmetic process using a plurality of bits among the time series data.
連続的または断続的に発振する発振回路（１０）と、前記発振回路から出力されたデジタルデータ列における「０」と「１」との出現頻度を制御して時系列データとして出力する平滑回路（２０）と、前記時系列データのうちの複数のビットを用いた演算処理により、１ビットのシードを生成する真性化回路（３０）と、を備えたことを特徴とするシード生成回路を提供する。 - 特許庁 - VRAMs 14-16, which can be installed as original and additional image-only memories, are provided with a circuit 13 which can automatically detect the memory capacities of the VRAMs 14-16, a circuit 10/12 which can automatically set the processing bit number of an image processing function corresponding to a necessary memory capacity, and a circuit 12 for automatically optimizing the automatic setting and mapping of reference pixels.
画像用専用メモリとして既設・増設され得るＶＲＡＭ１４〜１６は、そのメモリ容量が自動検知できる回路１３を備えており、スキャナーで読取った画像をＡ／Ｄ変換して、必要なメモリ容量に応じた画像処理機能の処理ビット数を自動設定できる回路１０／１２と、参照画素の自動設定及びマッピングの至適化を自動的に行う回路１２とを備え、データ転送効率が高い。 - 特許庁 - This semiconductor memory device is provided with a first non-volatile memory 14 having a first external interface and capable of recording one bit data in one memory cell; a second non-volatile memory 12 having a test terminal interface and capable of recording a plurality of data in one memory cell; and a control means 13 having a second external interface and for controlling a physical status inside the second non-volatile memory.
半導体記憶装置は、第１外部インターフェイスを有し１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリ１４と、テスト端子インターフェイスを有し１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリ１２と、第２外部インターフェイスを有し前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段１３とを具備する。 - 特許庁 - In the case that surrounding pixels adjacent to a target pixel of an image area in bit map shaped image data including pixels with multi-value gradations keep the same color information consecutively for three pixels or over, smoothing processing is applied to the target pixel, and in the case that the surrounding pixels adjacent to the target pixel keep the same color information that is not consecutive, no smoothing processing is applied to the target pixel.
多値の階調を持つ画素を含むビットマップ状の画像データにおける画像領域の注目画素に隣接する周辺画素が３画素以上連続して同一の色情報を保持した場合には、注目画素にスムージング処理を行い、注目画素に隣接する周辺画素が連続しない同一の色情報を保持すると識別した場合には、注目画素にスムージング処理を行わない。 - 特許庁
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