「Cell Array」を含む例文一覧(2610)
＜前へ 1 2 .... 13 14 15 16 17 18 19 20 21 .... 52 53 次へ＞- The spare memory cell array 11 is classified at least into a first area SP1 and second area SP2.
スペアメモリセルアレイ１１は少なくとも第１領域ＳＰ１および第２領域ＳＰ２に区分けされる。 - 特許庁 - A pad column where a plurality of the pads are arranged is arranged at one side of the bit line direction of the memory cell array.
複数のパッドが配列されたパッド列は、メモリセルアレイのビット線方向一方側に配置されている。 - 特許庁 - The NAND flash memory includes a memory cell array, a data register for storing data read out from the memory cell array, an address register for designating the data to be transferred from the memory cell array to the data register, and a control circuit having a descending-order read command to allow the address register operate in the descending order.
メモリセルアレイと、前記メモリセルアレイから読み出されたデータを保持するデータレジスタと、前記メモリセルアレイから前記データレジスタヘ転送されるデータを指定するアドレスレジスタと、前記アドレスレジスタを降順に動作させる降順読出しコマンドを持つ制御回路とを具備することを特徴とするＮＡＮＤ型フラッシュメモリを提供する。 - 特許庁 - To widen limit of scale of an MRAM memory cell array by reducing substantially capacity of word lines and bit lines.
ワード線、ビット線の容量を実質的に低減してＭＲＡＭメモリセルアレイの規模の限界を広げる。 - 特許庁 - To provide a semiconductor memory cell utilizing the breakdown phenomenon of an ultrathin-film dielectric and a memory array.
超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイを提供する。 - 特許庁 - Registers (20, 22, 30, 32) are disposed to four sides of a rectangular dynamic random access memory cell array (1), respectively.
矩形状のダイナミック・ランダム・アクセス・メモリセルアレイ（１）の４辺それぞれにレジスタ（２０，２２，３０，３２）を配置する。 - 特許庁 - This memory device comprises a memory cell array block, first and second sense amplifiers, and first and second switches.
本発明のメモリ装置はメモリセルアレイブロック、第１及び第２センスアンプ、そして第１及び第２スイッチを含む。 - 特許庁 - NONVOLATILE FLOATING GATE MEMORY CELL HAVING FLOATING GATE FORMED IN RECESS, ITS ARRAY AND FABRICATING METHOD
窪み中に形成された浮遊ゲートを持つ不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 - 特許庁 - To overcome problems relating to the short-circuited SDT junction device in the resistive cell cross memory array.
抵抗性セル交差点メモリアレイにおいて短絡したSDT接合素子に関連した問題を克服すること。 - 特許庁 - To store a data pattern even in semiconductor memory cell array having complex shape at high speed and highly efficiently.
複雑な形状を持つ半導体メモリ記憶セル・アレイにもデータ・パターンを高速かつ高効率で記憶する。 - 特許庁 - That is, the shield wirings 24 are formed on a memory cell array area in which the wirings 21 are not formed.
すなわち、シールド配線２４は配線２１が形成されていないメモリセルアレイ領域上に形成される。 - 特許庁 - The semiconductor memory device has a memory cell array in which a plurality of SRAM cells MCs are arranged in matrix.
半導体記憶装置は、複数のＳＲＡＭセルＭＣがマトリクス状に配置されたメモリセルアレイを有する。 - 特許庁 - The semiconductor memory device includes a memory cell array and a storage for storing the access data.
本発明に従う半導体メモリ装置は、メモリセルアレイとアクセスデータを貯蔵する貯蔵装置とを含む。 - 特許庁 - Write prohibition data to the memory cell array are selectively stored in the storing part in a setting mode.
この記憶部には、設定モードにおいて、メモリセルアレイに対する書き込み禁止データが選択的に記憶される。 - 特許庁 - The sensing amplifier part responds to the sensing-enable signal and senses the bit pair output from the bit cell array.
感知増幅部は、センシングイネーブル信号に応答して、ビットセルアレイから出力されるビット対を感知する。 - 特許庁 - In a memory cell array, memory cells in which a ferroelectric capacitor and a selection transistor are connected in series are arranged.
メモリセルアレイは、誘電体キャパシタと選択トランジスタを直列接続してなるメモリセルを配列してなる。 - 特許庁 - In addition, one redundant memory cell array region SR0 can be connected also to a paired global I/O G-I/O which corresponds to any of the regular memory cell array regions NR0, NR1 via a multiplexer 618, in such a way that it can be replaced by any of the two regular memory cell array regions NR0, NR1.
さらに、１つの冗長メモリセル列領域ＳＲ０は、２つの正規なメモリセル列領域ＮＲ０およびＮＲ１のいずれとも置換可能となるように、マルチプレクサ６１８を介して、正規のメモリセル列領域ＮＲ０およびＮＲ１のいずれに対応したグローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏへも接続可能である。 - 特許庁 - A bit line BL of a memory cell array 11 is selected by a column gate 12, and connected to a sense amplifier 13.
メモリセルアレイ１１のビット線ＢＬはカラムゲート１２により選択されてセンスアンプ１３に接続される。 - 特許庁 - The bit line BL of a memory cell array 11 is selected by a column gate 12 to be connected to a sense amplifier 13.
メモリセルアレイ１１のビット線ＢＬはカラムゲート１２により選択されてセンスアンプ１３に接続される。 - 特許庁 - Thereby, write-in margin for a memory cell array can be tested without considering write-in margin.
これにより、書込余裕を考慮することなく、メモリセルアレイに対する書込マージンをテストすることができる。 - 特許庁 - Thick-film transistors are used for a memory cell array 33, a row decoder 30, and a sense amplifier 32 surrounded by bold dashed lines.
太い破線で囲まれるメモリセルアレイ３３、ロウデコーダ３０、センスアンプ３２は、厚膜のトランジスタを用いる。 - 特許庁 - That is, part of write-in data generated by the pattern generating circuit is written directly in a parity cell array.
すなわち、パターン生成回路が生成する書き込みデータの一部がパリティセルアレイに直接書き込まれる。 - 特許庁 - A memory cell array 102 has data cells for x bits and redundant cells for y bits for every word.
メモリセルアレイ１０２はワードごとにｘビット分のデータセルとｙビット分の冗長セルとを有している。 - 特許庁 - Therefore, both of main cells and spare cells of the memory cell array 11 can be sequentially refreshed.
したがって、前記テストモードの自動リフレッシュ動作時にはメインセル及び予備セルが順次リフレッシュされる。 - 特許庁 - The semiconductor memory apparatus is provided with a memory cell array in which a plurality of memory cells are arranged and a sense amplifier circuit for reading out data of the memory cell array, exclusive OR operation processing is performed between read-out data of the memory cell array and expected value data supplied from the outside in the sense amplifier circuit.
半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うためのセンスアンプ回路とを備え、前記センスアンプ回路内で、前記メモリセルアレイの読み出しデータと外部から供給された期待値データとの間で排他的論理和演算処理が行われる。 - 特許庁 - The nonvolatile semiconductor memory unit is disclosed with a bit line extending in one direction on the cell array.
セルアレイの一方向に延在するビットラインを有する不揮発性半導体メモリ装置が開示される。 - 特許庁 - The nonvolatile semiconductor memory device is provided with a memory cell array 2, selection parts 3 and 4, and writing parts 5 and 6.
不揮発性半導体記憶装置は、メモリセルアレイ２と、選択部３，４と、書込み部５、６とを具備する。 - 特許庁 - An improved method of forming the display includes a step of forming a cell 108 in an array of cells.
表示装置を形成する改良された方法は、セルアレイにセル１０８を形成する工程を含む。 - 特許庁 - The memory device having a dual port function includes a switching unit, a 1st path, a 2nd path, and a memory cell array.
デューアルポート機能を有するメモリ装置は、スイッチング部、第１経路、第２経路、及びメモリセルアレイを含む。 - 特許庁 - MEMORY CELL ARRAY HAVING FERROELECTRIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME, AND FERROELECTRIC MEMORY DEVICE
強誘電体キャパシタを有するメモリセルアレイおよびその製造方法ならびに強誘電体メモリ装置 - 特許庁 - The dimension of the cell lenses 34a of a lens array 4 is uniform in one out of a row direction and a column direction.
レンズアレイ３４のセルレンズ３４ａの寸法が行方向または列方向の片方で均一である。 - 特許庁 - The semiconductor memory is provided with a memory cell array 11 having a plurality of memory cells MC.
たとえば、この半導体記憶装置は、複数のメモリセルＭＣを有するメモリセルアレイ１１を備えている。 - 特許庁 - Same control is performed for the other commands for rewriting the non-volatile memory cell array 10.
不揮発性メモリセルアレイ１０の書き換えを行うための他のコマンドに対しても同様の制御を行う。 - 特許庁 - Then, impurity ions are implanted, and the embedded type impurity diffused region is formed in the cell array region.
そして、不純物イオンを打ち込み、セルアレイ領域に埋込型不純物拡散領域を形成する。 - 特許庁 - The memory cell array region has a plurality of sector regions 0, 1, etc., divided in the second direction B.
前記メモリセルアレイ領域は、第２の方向Ｂで分割された複数のセクタ領域０，１，…を有する。 - 特許庁 - The sense amplifier circuit 10 is used to read data from the memory cell array 4 via read lines LIOFx, LIOBx (x=0, 1).
センスアンプ回路１０は、読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）を介してメモリセルアレイ４からデータを読み出すために用いる。 - 特許庁 - The ECC circuit 20 calculates ECC for write data DW written in the memory cell array 10.
ＥＣＣ回路２０は、メモリセルアレイ１０に書き込まれるライトデータＤＷに対してＥＣＣを算出する。 - 特許庁 - The semiconductor storage comprises: a memory cell array 4; a R/W control circuit 5; and a reference resistance circuit.
半導体記憶装置は、メモリセルアレイ４と、Ｒ／Ｗ制御回路５と、基準抵抗回路とを備える。 - 特許庁 - The memory cell array includes a plurality of memory cells respectively sharing a plurality of word lines and a plurality of bit lines.
メモリセルアレイは、複数のワードラインと、複数のビットラインをそれぞれ共有する複数のメモリセルを含む。 - 特許庁 - To provide a floating gate memory array which can store a plurality of bits for each cell and which is operated with a page mode.
セル毎に複数ビットを記憶でき、ページモードで作動する浮動ゲートメモリアレーを提供すること。 - 特許庁 - The dummy through-holes 23a are arranged so as to surround all the through-holes 23 or a memory cell array region.
ダミースルーホール２３ａは、スルーホール２３全体すなわちメモリセルアレイ領域を囲むように配置される。 - 特許庁 - MEMORY DEVICE, AND METHOD FOR DRAWING MEMORY CELL ELECTRICALLY ISOLATED IN MEMORY ARRAY TO NON-FLOATING STATE
メモリデバイス、及びメモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せる方法 - 特許庁 - This memory block has a memory cell array consisting of a plurality of memory cells 210 arranged in a matrix state.
このメモリブロックは、マトリックス状に配された複数のメモリセル２１０からなるメモリ・セル・アレイを有している。 - 特許庁 - The memory is provided with; a memory core section comprising a plurality of cell array blocks equipped with a plurality of nonvolatile memory cells, a plurality of word lines, and a plurality of bit lines; and a means to erase data simultaneously in a plurality of memory cells in one cell array block and write data in the plurality of memory cells in the plurality of cell array blocks simultaneously.
複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、１つのセルアレイブロック内の複数のメモリセルについて同時にデータを消去し、複数のセルアレイブロック内の複数のメモリセルに同時にデータを書込む手段とを具備する。 - 特許庁 - In a virtual ground memory cell array, storage states of an initial step and a final step of respective bits are discriminated.
仮想接地メモリセルアレイにおいて、各ビットの初期段階と終止段階との記憶状態を判定する。 - 特許庁 - To provide a liquid crystal display device capable of suppressing the variation in a cell gap between an array substrate and a counter substrate.
アレイ基板と対向基板のセルギャップのばらつきを抑制できる液晶表示装置を提供する。 - 特許庁 - To provide a solar cell for obtaining electrical power enough for actual use with an apparatus formed by providing an array of the nanowire semiconductors and also provide a producing method of the solar cell.
ナノワイヤ状の半導体をアレイ状に備える装置により、実用的な電力が得られる太陽電池及びその製造方法を提供する。 - 特許庁 - METHOD AND STRUCTURE FOR FORMING OUTPUT LEAD TAKE OUT STRUCTURE, OUTPUT LEAD TAKE OUT UNIT, SOLAR CELL MODULE, SOLAR CELL ARRAY
出力リード線取出し構造の形成方法及び出力リード線取出し構造、出力リード線取出しユニット、太陽電池モジュール、太陽電池アレイ - 特許庁 - Thus, the amount of accumulated charge of the memory cells is increased by the simple constitution, and the operation margin of the DRAM (memory cell array) is improved and also the dummy cell can be made unnecessary.
これにより、簡単な構成でメモリセルの蓄積電荷量を増加させ、ＤＲＡＭ（メモリセルアレイ）の動作マージンを向上させると共に、ダミーセルを不要にできる。 - 特許庁 - In the method for sampling an image signal and an image sensing apparatus, image sensor cells in an image cell array are divided into a plurality of image cell groups before sampling.
画像信号サンプリング方法及び画像感知装置において、イメージセルアレイにおけるイメージセンサセルは、サンプリング前に複数のイメージセルグループに分割される。 - 特許庁
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