「Cell Array」を含む例文一覧(2610)
＜前へ 1 2 .... 10 11 12 13 14 15 16 17 18 .... 52 53 次へ＞- To improve the power-generation efficiency of a large and large-scale solar cell device comprising a solar cell array, wherein the effective cooling of a crystalline solar cell array is realized by an economical technique which requires no operational cost or energy.
運用コストやエネルギを要しない経済的な手法で、結晶系の太陽電池アレイの効果的な冷却を実現し、この種の太陽電池アレイを備えた大型，大規模の太陽電池装置の発電効率を向上する。 - 特許庁 - To provide a nonvolatile memory cell array having common drain lines, and a method of operating the same.
共通のドレインラインを備える不揮発性メモリセルアレイ及びその動作方法を提供する。 - 特許庁 - A flash memory 10 has a data area and a standby area for data writing in a cell array 11.
フラッシュメモリ１０は、セルアレー１１にデータ領域及びデータ書き込み用予備領域を備える。 - 特許庁 - The second load element includes an end connected with a bit line of a reference cell array within the flash memory device.
第２負荷素子は、フラッシュメモリ装置内の基準セルアレイのビットラインに一端が連結される。 - 特許庁 - At the time of refresh, an error is corrected by the error corrector 6, and data after correction is written in the memory cell array 5.
リフレッシュ時には、エラーコレクタ６でエラーを訂正し、訂正後のデータをメモリセルアレイ５に書き込む。 - 特許庁 - The memory cell array is provided with 9 memory banks 1 to 9 arranged like a 3×3 matrix.
メモリセルアレイは、３×３のマトリクス状に配置された９個のメモリバンク１〜９を備えている。 - 特許庁 - To provide an imaging device for imaging radiation which includes an image cell array.
放射線撮像のための撮像素子が画像セルの配列を具備する撮像素子を提供する。 - 特許庁 - To reduce a circuit scale of a semiconductor device having a memory cell array divided into a plurality of memory mats.
メモリアルアレイが複数のメモリマットに分割された半導体装置の回路規模を縮小する。 - 特許庁 - To reduce the lift force acting on a photovoltaic power generation array rack base for supporting a solar cell panel.
太陽電池パネルを支持する太陽光発電アレイ架台基礎に作用する揚力を軽減する。 - 特許庁 - To provide a nonvolatile semiconductor memory unit with a bit line extending on one side region of a cell array.
ビットラインがセルアレイの一側領域に延在する不揮発性半導体メモリ装置の提供 - 特許庁 - A semiconductor memory storage cell and a memory comprising an array of these storage cells are disclosed.
半導体メモリ記憶セルおよびこれらメモリ記憶セルのアレイを含むメモリが開示されている。 - 特許庁 - The integrated circuit apparatus has a memory cell array block 200 in which a plurality of memory cells MC are arranged.
集積回路装置は、複数のメモリセルＭＣが配列されたメモリセルアレイブロック２００を有する。 - 特許庁 - The first load element includes an end connected with a bit line of main cell array within the flash memory device.
第１負荷素子は、フラッシュメモリ装置内のメインセルアレイのビットラインに一端が連結される。 - 特許庁 - Registers (20, 22, 30, 32) are arranged at each of four sides of a dynamic random access memory cell array (1).
ダイナミック・ランダム・アクセス・メモリセルアレイ（１）の４辺それぞれにレジスタ（２０，２２，３０，３２）を配置する。 - 特許庁 - A memory cell array 1, assigns nonvolatile memory cells in a part thereof to an initial data storage area 12.
メモリセルアレイ１は、その一部の不揮発性メモリセルを初期データ記憶領域１２に割り当てる。 - 特許庁 - This semiconductor memory has a memory cell array connecting m (=10) step memory cells 33m1, 33m2, 33m3, ..., 33m1 in series.
ｍ(＝１０)段のメモリセル３３m1、３３m2、３３m3、…、３３m1が直列に接続されたメモリセルアレイを備える。 - 特許庁 - A first and a second sense amplifiers are arranged at both sides of a bit line direction of the memory cell array, respectively.
メモリセルアレイのビット線方向両側に第１、第２のセンスアンプがそれぞれ配置されている。 - 特許庁 - To provide a solar cell array which can prevent occurrence of rust and corrosion on a rack.
架台における錆や腐食の発生を抑制することができる太陽電池アレイを提供する。 - 特許庁 - The memory cell array is configured by arranging memory strings, each of which includes a plurality of memory cells connected in series.
メモリセルアレイは、直列接続された複数のメモリセルからなるメモリストリングを配列してなる。 - 特許庁 - To make uniform the dimensions, shapes, and structures of MTJ memory cells arranged in an MTJ memory cell array.
メモリセルアレイ内に配置されるＭＴＪメモリセルの寸法、形状および構造をメ均一化する。 - 特許庁 - A first wiring line is arranged linearly in a first row or column of a memory cell array.
第１配線１２は、メモリセルアレイの１ロウ又は１カラム内において一直線上に配置される。 - 特許庁 - Finally, the data of a page size stored in the page buffer 224 is written in the memory cell array 221.
最後にページバッファ２２４に格納されたページ単位のデータを、メモリセルアレイ２２１に書き込む。 - 特許庁 - The ferroelectric memory device 1000 has a memory cell array 200 and a peripheral circuit section 100.
強誘電体メモリ装置１０００は、メモリセルアレイ２００と周辺回路部１００とを有する。 - 特許庁 - By the refresh control circuit 40, the refresh operation of the cell array core 3 is carried out when a second power source is stopped.
リフレッシュ制御回路４０は第２電源停止時にセルアレイコア３のリフレッシュ動作を行う。 - 特許庁 - The topmost metallic layer is formed at the upper part of the interlayer dielectric film in the cell array region.
前記セルアレイ領域内の前記層間絶縁膜上部に最上部金属層が配置される。 - 特許庁 - The memory cell array is constituted of a plurality of electrically rewritable nonvolatile memory cells.
メモリセルアレイは、電気的に書き換え可能な複数の不揮発性のメモリセルを備えて構成される。 - 特許庁 - Thereafter, by storage node patterns 102, storage nodes are disposed on the whole surface like an ordinary cell array.
次いで、ストレージノードパターン１０２により、ストレージノードを通常のセルアレイのように一面に配置する。 - 特許庁 - To provide a semiconductor memory device capable of miniaturizing its memory cell array and peripheral circuits.
メモリセルアレイや周辺回路の小型化が行なえる半導体記憶装置を提供すること。 - 特許庁 - The flash memory cell array 101 has two or more memory elements having control gates and floating gates.
フラッシュメモリセルアレイ１０１は、制御ゲート及び浮遊ゲートを有する記憶素子を複数備える。 - 特許庁 - For example, a cell array 21 is formed, using a Vcc oxide film 21a having a first thickness.
たとえば、セルアレイ２１は、第１の膜厚を有するＶｃｃ酸化膜２１ａを用いて形成する。 - 特許庁 - At least either the first or the second lens array includes a lens cell having a toric surface.
第１および第２レンズアレイのうち少なくとも一方は、トーリック面を有するレンズセルを含む。 - 特許庁 - The hard mask layer is later replaced with gate electrodes made of polysilicon in a memory cell array.
このハードマスク層は、メモリセルアレイ内のポリシリコンで形成されるゲート電極に、後に置換される。 - 特許庁 - The method stores specimen cells in the microwells of the microwell array and collects the target cell.
このマイクロウェルアレイのマイクロウェルに検体細胞を収容し、目的細胞を回収する方法。 - 特許庁 - The branch target buffer includes a memory cell array, a decoder, a sense amplifier, and a sense amplifier enable circuit.
本発明による分岐ターゲットバッファはメモリセルアレイ、デコーダ、センスアンプ、及びセンスアンプイネーブル回路を含む。 - 特許庁 - The memory block MB includes a memory cell array MA, and a low address decoder RD for selecting a word line.
メモリブロックＭＢは、メモリセルアレイＭＡと、ワード線の選択を行うローアドレスデコーダＲＤを含む。 - 特許庁 - A test pattern generated by a pattern generating circuit is written in a real cell array at the time of a test mode.
試験モード時に、パターン生成回路が生成する試験パターンが、リアルセルアレイに書き込まれる。 - 特許庁 - A RAM (Random Access Memory) 30 holds data that is to be written to the memory cell array 10 or data that is read out.
ＲＡＭ（Random Access Memory）30は、メモリセルアレイ10に書き込まれるデータ、又は読み出されたデータを保持する。 - 特許庁 - To provide a semiconductor memory device which suppresses decrease of capacity of a furthest memory cell array.
末端メモリセルアレイの記憶容量の低下を抑制した半導体記憶装置を提供する。 - 特許庁 - To provide a method of manufacturing a semiconductor device which optimizes a depth of a wiring trench between a memory cell array region and a peripheral circuit region.
メモリセルアレイ領域と周辺回路領域との配線溝の深さを最適化する。 - 特許庁 - To provide a programming method and device programming a flash memory cell in an analog storage device array.
アナログ記憶装置アレイ中のフラッシュ・メモリ・セルをプログラムする方法および装置を提供すること。 - 特許庁 - To reduce the in-array positional dependency of the source resistance of a memory cell.
不揮発性半導体記憶装置において、メモリセルのソース抵抗のアレイ内位置依存性を低減する。 - 特許庁 - ULTRASONIC TRANSDUCER CELL, ULTRASONIC TRANSDUCER ELEMENT, ULTRASONIC TRANSDUCER ARRAY AND ULTRASONIC DIAGNOSTIC APPARATUS
超音波振動子セル、超音波振動子エレメント、超音波振動子アレイ及び超音波診断装置 - 特許庁 - The cell gap between the array substrate 11 and the facing substrate 12 can be kept uniform by the display area A_1.
表示エリアＡ_１でアレイ基板11および対向基板12間のセルギャップを均一に保てる。 - 特許庁 - SUBSTRATE OF DISPLAY DEVICE, ARRAY SUBSTRATE, INSPECTION CIRCUIT, INSPECTION METHOD AND MANUFACTURING METHOD OF LIQUID CRYSTAL CELL
表示装置の基板、アレイ基板、検査用回路、検査方法および液晶セルの製造方法 - 特許庁 - These match lines are physically routed on top of the array core cell in an upper metal layer.
これらの一致線は物理的に、アレイのコアセルの上の、上部金属層内で経路付けされる。 - 特許庁 - To provide a semiconductor memory device having a signal line arranged to run across a cell array.
セルアレイを横切って配線された信号ラインを有する半導体メモリ装置を提供する。 - 特許庁 - The nonvolatile semiconductor memory device provided with a memory cell array 1 and a X decoding part 30 is used.
メモリセルアレイ１と、Ｘデコード部３０とを具備する不揮発性半導体記憶装置を用いる。 - 特許庁 - To provide a semiconductor memory device using a sense amplifier circuit suitable for large capacity cell array.
大容量化セルアレイに好ましいセンスアンプ回路を用いた半導体記憶装置を提供する。 - 特許庁 - A current waveform of the write word/bit line current is controlled for each chip or each memory cell array.
書き込みワード／ビット線電流の電流波形は、チップ毎又はメモリセルアレイ毎に制御される。 - 特許庁 - Then, the processing part 9 performs access to a memory cell array 8 by the restored command bit column C1.
次に、処理部９は、復元されたコマンドビット列Ｃ１によってメモリセルアレイ部８にアクセスする。 - 特許庁
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