「Cell Line」を含む例文一覧(2917)
＜前へ 1 2 .... 25 26 27 28 29 30 31 32 33 .... 58 59 次へ＞- A photovoltaic power generation system comprises a plurality of solar cell modules 11, first and second DC/DC converters 31 and 32, a common power line 16, a main power line 14, a sub power line 15, a plurality of diode elements, a plurality of switching elements, an electronic load device 33 for measuring voltage/current characteristics of solar cell modules, and a control device 34.
複数の太陽電池モジュール11と、第一および第二のＤＣＤＣコンバータ31、32と、共通電源線16と主電源線14と副電源線15と、複数のダイオード素子と、複数のスイッチング素子と、太陽電池モジュールの電圧電流特性を測定するための電子負荷装置33と、制御装置34とを備える太陽光発電システムである。 - 特許庁 - This semiconductor memory device includes a memory cell, a signal line in which a potential appears according to data read from the memory cell, and a sense amplifier for starting the potential amplification of the signal line in response to a potential detection circuit for outputting a detection signal, and the detection signal upon detection that the potential of the signal line exceeds a predetermined potential.
半導体記憶装置は、メモリセルと、メモリセルから読み出すデータに応じた電位が現れる信号線と、信号線の電位が所定の電位を超えたことを検出すると検出信号を出力する電位検出回路と、検出信号に応答して信号線の電位の増幅を開始するセンスアンプを含むことを特徴とする。 - 特許庁 - To provide a sense amplifier circuit in which read-out speed is high and power consumption is low by stabilizing a potential of a bit line and making to flow a second current being smaller than a first current in a bit line for a fixed time to read out data of a memory cell after making a first current to quickly flow through a memory cell connected to a bit line.
ビット線に接続するメモリセルに対して第１の電流を急速に流した後に、ビット線の電位を安定化させてメモリセルのデータを読み出すために第１の電流より小さい第２の電流を一定時間ビット線に流すことにより、読み出し速度が高速でかつ消費電力が小さいセンスアンプ回路を提供する。 - 特許庁 - A cell output part 151 merges the column width and line height of the two generated cell definition information 21 and 23, and calculates the column width and line height of the cells corresponding to the layout positions of the items and overlay, and sets the calculated column width and line height, and generates/outputs a spreadsheet 41 specifying the cells corresponding to the items or overlay.
セル出力部１５１は，生成した２つのセル定義情報２１，２３の列幅および行高をそれぞれマージし，項目とオーバレイとのレイアウト位置に対応するセルの列幅および行高を計算し，計算した列幅および行高を設定し，項目またはオーバレイに対応するセルを特定したスプレッドシート４１を生成・出力する。 - 特許庁 - To provide a fuel cell not obstructing fluid flow and sufficiently keeping the sealing property in a connection part even when a pipe line is deformed or displaced by outside force or inner pressure of pressure fluid acting to the pipe line in the structure of a connection part of an end plate and the pipe line for fluid such as gas or cooling water in the fuel cell.
燃料電池におけるエンドプレートとガスや冷却水等の流体用の管路との接続部の構造に関し、流体流れを阻害することなく、しかも、外力や圧力流体からの内圧が管路に作用して変形や変位した場合でも、接続部のシール性を十分に担保することのできる燃料電池を提供する。 - 特許庁 - Responding to the first refresh start signal, the first refresh operation is performed for a memory cell group connected to one side of the first word line out of the memory sub-array, responding to the second refresh start signal, the second refresh operation is performed for a memory cell group connected to the second word line being different from one side of the first word line.
前記第１リフレッシュ起動信号に応答して、前記メモリサブアレイのうちの一方の第１ワード線に接続されたメモリセル群に１回目リフレッシュ動作が実行され、前記第２リフレッシュ起動信号に応答して、前記一方の前記第１ワード線とは異なる、第２ワード線に接続されたメモリセル群に２回目リフレッシュ動作が実行される。 - 特許庁 - When redundant replacement is not performed, a regular row decoder 140.i receives a pre-decode address signal, selects a word line in a correspondent regular memory cell block, when redundant replacement is performed, a redundant row decoder 142.i receives a pre-decode signal, and selects a redundant word line in a redundant memory cell block.
冗長置換を行なわない場合、正規行デコーダ１４０．ｉは、プリデコードアドレス信号を受けて、対応する正規メモリセルブロック中のワード線を選択し、冗長置換をする場合、冗長行デコーダ１４２．ｉは、プリデコード信号を受けて、冗長メモリセルブロック中の冗長ワード線を選択する。 - 特許庁 - In the control valve type lead-acid battery housing an electrode group in a battery container in which at least three cell rooms 4 are arranged in one line, a space 6 unitedly molded with the battery container and sealed is formed on the side perpendicularly crossed in the cell line direction of the battery container.
少なくとも３個以上のセル室４が一列に配置された電槽２内に極板群を収納した制御弁式鉛蓄電池において、前記電槽のセル列方向と直交する側面に電槽と一体成型され、かつ密閉された空間部６を設ける。 - 特許庁 - The ferroelectric memory device is provided with a memory cell MC000 having a ferroelectric capacitor, a word line control circuit WD00 of power supply voltage drive, a voltage level conversion circuit LS00 which converts the voltage level into a boosted voltage from the power supply voltage and a cell plate line driving circuit CPD00.
強誘電体キャパシタを有するメモリセルＭＣ０００と、電源電圧駆動のワード線制御回路ＷＤ００と、電源電圧から昇圧電圧に電圧レベルを変換する電圧レベル変換回路ＬＳ００と、セルプレート線駆動回路ＣＰＤ００とを備える。 - 特許庁 - To provide a ferroelectric memory device including a cell array or a word line driver constituted to suit high integration, and a word line driving method and a driving method for reading/writing data in a semiconductor memory device constituted of the cell array.
高集積化に適合するように構成されたセルアレイまたはワードラインドライバを備えた強誘電体メモリ装置と、前記セルアレイから構成された半導体メモリ装置においてワードラインドライバ駆動方法及びデータのリード/ライトを行うための駆動方法を提供することにある。 - 特許庁 - Also, regarding the memory cell matrix among the divided peripheral circuit and memory cell matrix, the entire connection verification is performed for a decoder, the connection verification is performed within a constituting element for a common signal line and an intrinsic signal line in the constituting elements other than the decoder, and a unit circuit is taken out and the connection verification is performed.
また、分割した周辺回路とメモリセルマトリックスのうちメモリセルマトリックスに関してデコーダは全体の接続検証を行い、デコーダ以外の構成要素において共通信号線、固有信号線は構成要素内で接続検証を行い、単位回路は取り出して接続検証を行う。 - 特許庁 - Data entered from an input data line DIN is written via write selectors WSLC1... and a write bit line WBITI into a memory cell where column select signals CA1.. are at H levels among memory cells CELL (1, n)... of a row selected by write word lines WWL1... .
ライトワードラインＷＷＬ１…によって選択された行のメモリセルＣＥＬＬ（１，ｎ）…のうち、カラムセレクト信号ＣＡ１…がＨレベルのメモリセルには、入力データラインＤＩＮから入力されたデータがライトセレクタＷＳＬＣ１…およびライトビットラインＷＢＩＴ１を介して書き込まれる。 - 特許庁 - To provide a semiconductor device wherein a cell array area can be reduced by forming a bit line contact in a cell array region in a narrow width and junction leakage can be prevented by reducing resistance in word lines and the bit line contact, and to provide a method of manufacturing the same.
セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することが可能になる半導体装置およびその製造方法を提供する - 特許庁 - A test system 200 controls magnitude of voltage difference indicated between bit lines by enabling a first dummy cell 130 to transfer first reference electric charges on a first bit line and enabling a second dummy cell 140 to transfer second reference electric charges on a second bit line.
テストシステムは第一基準電荷を第一ビット線上へ転送させるために第一ダミーセルをイネーブルさせ且つ第二基準電荷を第二ビット線上へ転送させるために第二ダミーセルをイネーブルさせることによって、ビット線間に表れる電圧差の大きさを制御する。 - 特許庁 - The SRAM cell has NMOS drive transistors MDB and MDT and PMOS load transistors MLB and MLT as with a conventional 6 transistor SRAM cell, configures two CMOS inverters connected to a power line VDD and a ground line VSS, and holds data of one bit by positive feedback of cross-couple connection of the inverter pair.
ＳＲＡＭセルは、従来の6トランジスタＳＲＡＭセルと同様に、ＮＭＯＳのドライブトランジスタMDB,MDT及びＰＭＯＳのロードトランジスタMLB,MLTを備え、電源線VDDとグランド線VSSに接続される２個のＣＭＯＳインバータを構成し、そのインバータ対のクロスカップル接続での正帰還により１ビットのデータを保持する。 - 特許庁 - To reduce chip cost by reducing the off leak current of a memory cell connected with a bit line even in a large scale memory core and increasing the number of memory cells connected with one word line thereby reducing the total area of the memory core, and to facilitate patterning when the mask of a memory cell array is formed.
規模の大きいメモリコアにおいてもビット線に接続されるメモリセルのオフリーク電流を低減し、１本のワード線あたりに接続されるメモリセル数を増やしてメモリコア全体での面積削減によるチップコストの削減を実現し、またメモリセルアレイ部のマスク作成時のパターニングを容易にする。 - 特許庁 - A variable resistance memory device includes: a memory cell connected to a bit line; and a clamp circuit providing selectively either of first read voltage or second read voltage to the bit line according to an elapsed time from write operation of the memory cell.
本発明の可変抵抗メモリ装置は、ビットラインに接続されるメモリセルと、前記メモリセルに対する書き込み動作以後からの経過時間によって前記ビットラインに第１読み出し電圧及び第２読み出し電圧のうち、何れか一つを選択的に提供するクランプ回路を含む。 - 特許庁 - To provide a radio communication device ensuring a power supply without using a power line, a dry cell and a solar cell by supplying the radio communication device with an induced power generated with the change of a current flowing through an existing power line and being capable of being stably operated for a prolonged term.
既存の電力線に流れる電流の変化に伴い発生する誘導電力を無線通信装置に供給することにより、電源ライン、乾電池、太陽電池を使用せずに電源を確保し長期間安定した動作が可能な無線通信装置を提供する。 - 特許庁 - The warming-up coolant line comprises the MH tank 31, a three-way solenoid valve 33, a circulation pump 35, the fuel cell 10, a heat exchanger HE of a primary cooling line C1 of the fuel cell 10, a thermostat valve TV or the like, and coolant piping 39a-39h connecting them.
一方、暖機冷却液系は、ＭＨタンク３１、３方電磁弁３３、循環ポンプ３５、燃料電池１０、燃料電池１０の１次冷却系Ｃ１の熱交換器ＨＥおよびサーモスタット弁ＴＶ等、並びにこれらを接続する冷却液配管３９ａ〜３９ｈから構成される。 - 特許庁 - A bank division is performed by separating a main bit line MBL of a memory cell array 1 to an upper part and a lower part in the midst, sense amplifier circuits 2a and 2b connected respectively to the main bit lines MBL being divided in two are arranged at both end parts of bit line direction of the memory cell array 1.
バンク分割は、メモリセルアレイ１のメインビット線ＭＢＬをその途中で上下に分離することにより行われ、メモリセルアレイ１のビット線方向の両端部に、二分されたメインビット線ＭＢＬにそれぞれ接続されるセンスアンプ回路２ａ及び２ｂが配置される。 - 特許庁 - The memory device includes: a memory cell MC to connect a variable cell resistor Rcell and an access transistor AT in series between a plate line PL and a bit line BL; a drive controller; a sense latch circuit 71; and a verify pass latch 74 for an inhibit control and transfer gate circuits TG1.
可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部と、センスラッチ回路７１と、インヒビット制御のためのヴェリファイパスラッチ７４およびトランスファゲート回路ＴＧ１と、を有する。 - 特許庁 - To provide a semiconductor storage device in which data direction of a cell, that is connected to a word line where redundancy replacement has been performed, is guaranteed by an external control without depending on the address of the word line where redundancy replacement is to be conducted and the cell where redundancy replacement has been conducted is rightly evaluated.
本発明は、ビット線ツイスト方式の半導体メモリ装置において、リダンダンシ置き換えを行うワード線のアドレスによらず、リダンダンシ置き換えを行ったワード線に接続されているセルのデータ方向を外部からの制御により保証できるようにすることを最も主要な特徴としている。 - 特許庁 - To solve the problem, wherein a replica bit line is rapidly drawn out by a leak current of a dummy cell, and wherein desired start timing of a sense amplifier cannot be obtained, in a semiconductor storage device having a memory array, a sense amplifier circuit, a replica circuit connected to the replica bit line, the dummy cell, and a sense amplifier control circuit.
メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。 - 特許庁 - After that, the prescribed data are written in a memory cell selected by the activated word line, after data before a value of the prescribed data is decided are read out to each sense amplifier SA00-SA33 from a selected memory cell through a bit line BL(m), the sense amplifiers SA00-SA33 are activated.
その後、活性化したワード線により選択されたメモリセルに所定データを書き込み、所定データの値が確定する前の確定前データを、選択されたメモリセルからビット線ＢＬ（ｍ）を通して各センスアンプＳＡ００〜ＳＡ３３に読み出した後、該センスアンプＳＡ００〜ＳＡ３３を活性化する。 - 特許庁 - A comparator circuit 5, connected to the bit-line BL, through which the memory cell information is transmitted, compares a voltage value corresponding to the current value flowing through the bit-line BL driven by the load circuit 4, with a reference voltage and read out the value for the memory cell information from its output terminal.
コンパレータ回路５は、メモリセル情報が伝達されるビット線ＢＬと接続されており、負荷回路４により駆動されてビット線ＢＬに流れる電流値に対応する電圧値を所定の基準電圧値と比較して、その出力端からメモリセル情報の値を読み出す。 - 特許庁 - Only a first level shift circuit LSI out of two kinds of level shift circuits is arranged at a local word drive line driving circuit LWD being near from a memory cell array MCA, a second level shift circuit LS2 is arranged at a global word drive line driving circuit GWD being far from the memory cell array MCA.
メモリセルアレイＭＣＡから近い、ローカルワードドライブ線駆動回路ＬＷＤには、二種類のレベルシフト回路のうちの第１のレベルシフト回路ＬＳ１のみを配置し、第２のレベルシフト回路ＬＳ２をメモリセルアレイＭＣＡから離れたグローバルワードドライブ線駆動回路ＧＷＤに配置している。 - 特許庁 - In a 3Tr.NAND having a cell unit consisting of one memory cell and two select-gate transistors holding it between them, when rewriting of data of a byte unit is performed, at the time of erasing, a potential of a bit line or a source line can be set in byte units, and erasing in byte units can be performed.
１個のメモリセルとこれを挟み込む２個のセレクトゲートトランジスタとからなるセルユニットを有する３Ｔｒ．ＮＡＮＤにおいて、バイト単位のデータ書き換えを行う場合に、消去時に、ビット線又はソース線の電位を、バイト単位で設定できるようにし、バイト単位の消去を可能にする。 - 特許庁 - Furthermore, the fuel cell system comprises a pure water pump 3 which takes the pure water out of the pure water tank 2 and circulates it to the fuel cell 1; an air inlet line 31 which connects with at least a part of the pure water piping 6, and through which air is taken in, and a solenoid valve 12 which closes up the air inlet line 31 selectively.
また純水タンク２から純水を取り出し、燃料電池２に循環させる純水ポンプ３と、純水配管６の少なくとも一部に接続し、空気を導入する空気導入ライン３１と、空気導入ライン３１を選択的に遮断する電磁バルブ１２と、を備える。 - 特許庁 - There is provided a new method for producing the hyaluronic acid obtained by culturing STIP-2 cell (FERM BP-11274) which is a cell line originating from an iris pigment epithelial cell of an eyeball of bester, as one of the kinds of sturgeons, to allow the STIP-2 cell to produce the hyaluronic acid; and a culture supernatant of the STIP-2 cell containing the hyaluronic acid.
チョウザメの種類の１つであるベステルの眼球の虹彩色素上皮細胞由来の株化細胞であるＳＴＩＰ−２細胞（ＦＥＲＭ ＢＰ−１１２７４）を培養することで、ＳＴＩＰ−２細胞にヒアルロン酸を産生させることを特徴とするヒアルロン酸の新規製造方法、および、ヒアルロン酸を含有するＳＴＩＰ−２細胞の培養上清。 - 特許庁 - In especial, it is preferable that the solar cell matrix is formed by parallelly arranging a plurality of cell strings formed by connecting a plurality of linearly arranged solar cell elements with inner leads, and a line connecting a contact point of the substrate and the adhesive member and a contact point of the solar cell matrix and the adhesive member intersects a longitudinal direction of the cell strings.
特に、太陽電池マトリクスが、直線状に配列する複数の太陽電池素子をインナーリードにより接続してなる複数のセルストリングを平行に配列してなり、前記基板と前記粘着部材との接点、および前記太陽電池マトリクスと前記粘着部材との接点の間を結ぶ直線が、前記セルストリングの長手方向と交差することが好ましい。 - 特許庁 - A cell circuit 100 provided at the intersecting points between the scanning line 131 and the reading line 121 includes a photodiode 112 in which the flowing current changes in accordance with amount of incident light and a TFT 114 which is connected at the gate thereof with the cathode of the photodiode 112, at the source thereof with the scanning line 131, and at the drain thereof with the reading line 121.
走査線１３１と読出線１２１との交差部に設けられるセル回路１００は、入射光量に応じて流れる電流が変化するフォトダイオード１１２と、ゲートがフォトダイオード１１２のカソードに接続され、ソースが走査線１３１に接続され、ドレインが読出線１２１に接続されたＴＦＴ１１４とを有する。 - 特許庁 - A cell circuit 100 provided at an intersecting point between a scanning line 131 and a reading line 121 includes: a photodiode 112 in which the flowing current changes in accordance with the amount of incident light; and a TFT 114 which has a gate connected to a cathode of the photodiode 112 and has a source connected to the scanning line 131 and has a drain connected to the reading line 121.
走査線１３１と読出線１２１との交差部に設けられるセル回路１００は、入射光量に応じて流れる電流が変化するフォトダイオード１１２と、ゲートがフォトダイオード１１２のカソードに接続され、ソースが走査線１３１に接続され、ドレインが読出線１２１に接続されたＴＦＴ１１４とを有する。 - 特許庁 - In the boundary region of the memory cell region and the contact region, a dummy word line 12 extending in parallel with the word line 5, a second charge holding film 4b, a second diffusion layer bit line 2b and a second embedded insulating film 3b in contact with the dummy word line 12 and the side face of the second charge holding film 4b are provided.
メモリセル領域とコンタクト領域の境界領域では、ワード線５と平行に延伸するダミーワード線１２と、第２の電荷保持膜４ｂと、第２の拡散層ビット線２ｂと、ダミーワード線１２及び第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂとが備えられている。 - 特許庁 - A cell circuit 100 provided at an intersection of a scanning line 131 and a reading line 121 has a photodiode 112 in which a flowing current changes depending on an incident light amount, and a TFT 114 whose gate is connected to a cathode of the photodiode 112, whose source is connected to the scanning line 131, and whose drain is connected to the reading line 121.
走査線１３１と読出線１２１との交差部に設けられるセル回路１００は、入射光量に応じて流れる電流が変化するフォトダイオード１１２と、ゲートがフォトダイオード１１２のカソードに接続され、ソースが走査線１３１に接続され、ドレインが読出線１２１に接続されたＴＦＴ１１４とを有する。 - 特許庁 - The fuel cell cooling system 10 is provided with a bypass line 20 fitted in parallel at a part of a cooling liquid circulation line L1, a conductivity sensor 14 arranged at the bypass line 20 for measuring conductivity of cooling liquid, and a porous member 15 arranged at an upstream side of the conductivity sensor of the bypass line 20.
燃料電池冷却システム１０は、冷却液循環ラインＬ１の一部に並列に設けられたバイパスライン２０と、バイパスライン２０に配置され且つ冷却液の導電率を測定する導電率センサと１４、バイパスライン２０の導電率センサ１４よりも上流側に配置された多孔部材１５と、を備える。 - 特許庁 - The fuel cell system includes a fuel cell 1 having a fuel gas line and oxidant gas line, an oxidizer side water condenser 4 connected to the oxidizer gas line, an oxidizer side condensed water recovery part 5 connected to the oxidizer side water condenser 4, a fuel side water condenser 8 connected to the fuel gas line, and a fuel side condensed water recovery part 9 connected to the fuel side water condenser 8.
燃料ガスラインおよび酸化剤ガスラインを有する燃料電池１と、酸化剤ガスラインに接続された酸化剤側水凝縮器４と、酸化剤側水凝縮器４に接続された酸化剤側凝縮水回収部５と、燃料ガスラインに接続された燃料側水凝縮器８と、燃料側水凝縮器８に接続された燃料側凝縮水回収部９とを備える、燃料電池システムである。 - 特許庁 - To provide a semiconductor integrated circuit which facilitates wiring connection from a power supply trunk to a reference potential line even when configuring a power supply line for constant energizing and a power supply line for power interruption in parallel layers by achieving free arrangement independent of power supplied to a cell.
セルに供給される電源に依存しない自由な配置を実現し、常時通電用電源線と電源遮断用電源線を並層で構成しても、電源幹線から基準電位線への配線接続が容易な半導体集積回路を提供すること。 - 特許庁 - A nonvolatile semiconductor memory device related to one embodiment includes: a memory cell array; a plurality of memory strings; a drain side selection transistor; a source side selection transistor; a plurality of word lines; a plurality of bit lines; a source line; a drain side selection gate line; a source side selection gate line; and a controlling circuit.
一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。 - 特許庁 - Output signal lines of word line drivers in the second word line driver region WD2 are electrically connected to word lines WL on the memory cell array CA through third metal wirings M3 formed so as to cross the address signal line region RA.
そして、第２のワード線ドライバ領域ＷＤ２におけるワード線ドライバの出力信号線は、アドレス信号線領域ＲＡを跨ぐように形成された第３の金属配線Ｍ３を介して、メモリセルアレイＣＡ上のワード線ＷＬと電気的に接続されている。 - 特許庁 - The semiconductor device which has a production-line chip including a plurality of memory-cell-arrays, a surrounding circuit, and a guard ring, is equipped with the guard ring 1 at a border part between the production- line chip and a dicing line and the guard ring 2 located inside the guard ring 1.
複数のメモリセルアレイ、周辺回路およびガードリング部分を含む本番チップを有する半導体装置において、本番チップとダイシングラインの境界部分に形成されたガードリング１と、このガードリング１の内側に設けられたガードリング２とを備える。 - 特許庁 - A data read-outline is quickly made to '0' by extracting electric charges from the data read-out line when pre-charge is stopped and the data read-out line is changed from a high level to a low level in the data read-out line connected to a transistor selecting a cell.
セルを選択するトランジスタに接続したデータ読み出しラインに、プリチャージが停止され、且つ前記データ読み出しラインがハイレベルからローレベルに変化する際に、当該データ読み出しラインから電荷を引き抜くことにより、データ読み出しラインを急速に“０”にする。 - 特許庁 - A content measuring instrument 70 is connected to a pipe line of the circulation line, a part of the dispersion flowing in the circulation line is sampled, introduced into an optical cell 71 and is irradiated with laser light 75 to measure the content of solid fine particles contained in the dispersion.
循環系内の配管に含有率測定装置７０を接続し、循環系内を流れる分散液を一部サンプリングし、光学セル７１内に導入し、レーザ光７５を照射して分散液中に含まれる固体微粒子の含有率を測定する。 - 特許庁 - Bypass transistors B11, connected in parallel to a memory transistor in each memory cell, common line BPL, etc., for common connection with the plurality of gate electrodes, a common line control means 22 which controls a bypass transistor with a voltage applied to the common line, are provided.
また、各メモリセル内でメモリトランジスタと並列接続されたバイパストランジスタＢ１１，…と、その複数のゲート電極を共通接続する共通線ＢＰＬ１，…と、共通線に印加する電圧によりバイパストランジスタを制御する共通線制御手段２２とを有する。 - 特許庁 - A cell comprises a power line VCC, a ground line GND, voltage supply lines VS1 and VS2, a signal line SL, control lines CL1, CL3 and CL4, switches SW1, SW2, SW3 and SW4, a P-type TFT Qp, a capacity element C, and a current load element LED.
セルは、電源線ＶＣＣ、接地線ＧＮＤ、電圧供給線ＶＳ１、ＶＳ２、信号線ＳＬ、制御線ＣＬ１、ＣＬ３、ＣＬ４、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、Ｐ型ＴＦＴ Ｑｐ、容量素子Ｃ、電流負荷素子ＬＥＤで構成される。 - 特許庁 - This memory comprises a plurality of memory cells 12 including a diode 11, a plurality of bit lines 9; and an n-type impurity region 21 which is allocated to cross the bit line 9, and functions as a cathode line and a word line 10 of the diode 11 included in the memory cell 12.
このメモリは、ダイオード１１を含む複数のメモリセル１２と、複数のビット線９と、ビット線９と交差するように配置され、メモリセル１２に含まれるダイオード１１のカソードおよびワード線１０として機能するｎ型不純物領域２１とを備えている。 - 特許庁 - A magnetic recording layer 20 for constituting the part of a TMR element 24 is formed without cutting into pieces at each cell in the direction of a bit line 23.
ＴＭＲ素子２４の一部を構成する磁気記録層２０は、ビット線２３の方向にセル毎に分断されることなく形成する。 - 特許庁 - Data of 'H' is accumulated in a memory cell capacitor CM1, the word lines WL1, WL2 are set to the logical level 'L', and the dummy word line DWL1 is also set to 'L'.
メモリセルキャパシタＣＭ１に「Ｈ」のデータが蓄積され、ワード線ＷＬ１，ＷＬ２は論理レベル「Ｌ」、ダミーワード線ＤＷＬ１も「Ｌ」である。 - 特許庁 - The data buffer decides the data of a selected memory cell by sensing the potential of a bit line at the time of read-out and also holds the read data.
上記データバッファは、読み出し時にビット線の電位をセンスして選択されたメモリセルのデータを確定させ、且つ読み出したデータを保持する。 - 特許庁 - The new gene related to the growth of the germ cell line of the Pinctada fucata includes a base sequence represented by one of sequence numbers 1-3.
アコヤガイの生殖細胞系列の発達に関与する新規遺伝子は、配列番号１〜３のいずれかで表される塩基配列からなる。 - 特許庁 - To provide a trigger component constituted so that a unipolar memory element is selectively and electrically coupled to a bit line for the access to a memory cell.
メモリセルへのアクセスのために、ユニポーラメモリ素子をビット線に選択的かつ電気的に結合するように構成されたトリガ部品を提供する。 - 特許庁
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