「Cell Line」を含む例文一覧(2917)
＜前へ 1 2 .... 34 35 36 37 38 39 40 41 42 .... 58 59 次へ＞- Since the transistor exists between the first and second storage elements CR1, CR2, each transistor of the memory cell can be individually turned on/off by controlling the word line WL.
第１及び第２記憶素子ＣＲ１，ＣＲ２間にトランジスタが存在するので、ワード線ＷＬの制御によりメモリセルの各トランジスタを個別にオン・オフすることができる。 - 特許庁 - A direct restoration control unit 162 controls to directly write back the data in a segment unit from the line buffer 121 to the memory cell array 111 based on a direct restoration command.
直接リストア制御部１６２は、直接リストアコマンドに基づき、ラインバッファ１２１からメモリセルアレイ１１１に直接にセグメント単位のデータを書き戻す制御を行う。 - 特許庁 - To the bit line MBL0 which applies the ground voltage at the program operation of the memory cell MC, the ground voltage can be set using the discharge transistor D0.
メモリセルＭＣのプログラム動作時に、接地電圧を印加するビット線ＭＢＬ０について、ディスチャージトランジスタＤ０を用いて接地電圧を設定することが可能になる。 - 特許庁 - Accordingly, since the detection of voltage change of a bit line accompanied by a sense current passing through the selection memory cell becomes unnecessary, operation speed in the read operation in the column cycle is increased.
これにより、コラムサイクルでの読出動作は、選択メモリセルを通過するセンス電流に伴うビット線の電圧変化を検知することが不要となるため、高速化される。 - 特許庁 - Two notched parts 12c and 12e and projecting parts 12d between the two parts 12c and 12e are respectively formed on a ridge line 12b receiving the cell 6 of the window 12.
保持窓１２のレンズセル６を受ける稜線１２ｂに、それぞれ２つの欠き部１２ｃ，１２ｅと、２つの欠き部１２ｃ，１２ｅの間の突起部１２ｄを形成している。 - 特許庁 - The memory cell transistor layer 30 includes: first to fourth word line conductive layers 32a to 32d which are parallel to a semiconductor substrate Ba and are laminated; and a memory protection insulating layer 34.
メモリセルトランジスタ層３０は、半導体基板Ｂａに平行で且つ積層された第１〜第４ワード線導電層と３２ａ〜３２ｄ、メモリ保護絶縁層３４を備える。 - 特許庁 - Each block control circuit 33a-33d controls levels of the pre-charge signal PR0-PR3 to a reset level of a word line in accordance with an access state of each cell block BLK0-BLK3.
各ブロック制御回路３３ａ〜３３ｄは、プリチャージ信号ＰＲ０〜ＰＲ３のレベルを、各セルブロックBLK0〜BLK3のアクセス状態に応じてワード線のリセットレベルに制御する。 - 特許庁 - To utilize the space efficiently and to improve the productivity by allowing a cell line extendable even though a building has no room in the height, in an automatic warehouse system.
自動倉庫システムにおいて、高さに余裕のない建物であってもセルラインを増設できるようにし、スペースの有効利用と生産性の向上を図ることにある。 - 特許庁 - Part of water staying in a hot water tank 2 due to flow in tap water to that 2 is supplied through a water supply line 11 to a fuel cell power generation system 1.
貯湯槽２に水道水が流入し、当該貯湯槽２に溜まった水の一部が、燃料電池発電装置１に水供給ライン１１を通じて供給される。 - 特許庁 - To provide cell block structure for a non-volatile ferroelectric memory that a load of a bit line can be reduced and a sense amplifier block can be easily arranged.
本発明はビットラインの負荷を減少させることができ、かつセンスアンプブロックを容易に配置できるようにした不揮発性強誘電体メモリのセルブロック構造を提供する。 - 特許庁 - The numeric quantity of the capacity cell 5 to be arranged in the block region is determined according to the voltage drop value of the power source trunk line 3 per the divided block region.
また、ブロック領域に配置する容量セル５の数量を分割したブロック領域毎の電源幹線３の電圧降下値に応じて決定するようにした。 - 特許庁 - Hereby, if common divided sub-circuit information exists in line-up of a cell library, duplication can be avoided, and the characterizing time can be largely reduced greatly.
このことにより、セルライブラリのラインナップの中で、分割されたサブサーキット情報が共通のものが存在すれば、重複を回避でき、キャラクタライズ時間を大幅に低減できる。 - 特許庁 - Read data line pair RDL and /RDL are arranged by each of four memory cell arrays and the column selection in data reading out is performed by four sub-read source lines SRGL.
リードデータ線対ＲＤＬ，／ＲＤＬは、４個のメモリセル列ごとに配置され、データ読出におけるコラム選択は、４本のサブリードソース線ＳＲＧＬによって行なわれる。 - 特許庁 - A cross section of a cell row which is a row of the multiple cells 6 arranged in line in the longitudinal direction has a saw-tooth shape formed of the cut end surface (reflective surface 8) and the side wall surface 9.
セル要素６が縦方向に複数整列配置したセル列の断面が、切り口断面（反射面８）と側壁面９とからなる鋸刃状を形成する。 - 特許庁 - At the time of read-out operation, a ground potential GND is applied to a bit line SBL5 connected to a source region of one memory cell transistor MC04 being object of read-out.
読み出し動作時に、読み出し対象となった一のメモリセルトランジスタＭＣ０４のソース領域につながるビット線ＳＢＬ５に接地電位ＧＮＤを印加する。 - 特許庁 - At the time, a bit line signal of a redundant cell array block section is amplified by a redundant first amplifying section, and it is further amplified by a second redundant amplifying section and a third redundant amplifying section.
その時、冗長第１増幅部で冗長セルアレイブロック部のビットライン信号を増幅し、それを第２冗長増幅部、第３冗長増幅部でさらに増幅する。 - 特許庁 - To achieve simultaneously a stable write operation during writing and an accelerated reading operation or prevention of malfunction when a part of a memory cell connected to the same word line is written.
同一ワード線に接続されているメモリセルの一部を書き込む際に、書き込み時の動作安定と、読み出し動作の高速化あるいは誤動作防止とを同時に達成する。 - 特許庁 - The improvement of program disturbance of the non-selection cell can be achieved by biasing a voltage of a non-selection word line WLn+1 to a slightly negative voltage such as -1 V.
非選択セルのプログラムディスターブの改善は、非選択ワード線ＷＬｎ＋１を−１Ｖのような僅かに負の電圧にバイアスすることによって得ることができる。 - 特許庁 - To achieve both complete removal of a trap film of a bit line contact part and securing of a sufficient remaining amount of an implanted filling insulating film between a memory cell portion and a gate electrode.
ビット線コンタクト部のトラップ膜の完全な除去とメモリセル部のゲート電極間の埋め込み充填絶縁膜の十分な残存量確保とを両立する。 - 特許庁 - To stably drive bit line pre-charge voltage or cell plate voltage in a low power supply voltage state and to minimize standby current IDD2P and operation current.
低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。 - 特許庁 - To provide a semiconductor memory device capable of achieving high density and high function by ensuring a correct process margin between a contact and a gate line in a cell array structure.
セルアレイ構造においてコンタクトとゲートラインの間の正確な工程マージンが確保されることで高密度及び高機能の具現が可能な半導体メモリー素子を提供する。 - 特許庁 - And a fuse 7B is connected to only one redundancy cell selecting signal line 30B inputted to the NAND gate 5, and the other end of the fuse 7B is grounded.
そして、ＮＡＮＤゲート５に入力する１本のリダンダンシーセル選択信号線３０Ｂにのみヒューズ７Ｂが接続され、ヒューズ７Ｂの他端は接地されている。 - 特許庁 - The pressure actuation part 7 is formed as a part of a voltage detection line 9 which is installed so as to detect voltage between terminals of the battery cell 1 as an electric signal.
圧力動作部７は、電池セル１の端子間電圧を電気信号として検出するように設けられた電圧検出線９の一部として形成されている。 - 特許庁 - Each of the plurality of sub-latch circuits SUBLAT detects a potential of the bit line BL prepared in a memory cell area corresponding to an own circuit to hold the detection result.
複数のサブラッチ回路ＳＵＢＬＡＴのそれぞれは、自回路と対応するメモリセルエリアに設けられたビット線ＢＬの電位を検出して、検出結果を保持する。 - 特許庁 - A sense amplifier 7B compares the discharge potential of a bit line BL connected with one electrode of a memory cell resistance Rcell with a reference potential Vr to read information.
センスアンプ７Ｂは、メモリセル抵抗Ｒｃｅｌｌの一方の電極が接続されたビット線ＢＬの放電電位を参照電位Ｖｒと比較して情報を読み出す。 - 特許庁 - From a human embryonic kidney cell line, the mouse mesencephalon and a rat early fibroblast, cDNAs of BMAL2 in human being, mouse and rat, respectively, were isolated, and their sequences were determined.
また、ヒト、マウス、ラットにおけるＢＭＡＬ２のｃＤＮＡについても、ヒト胚腎臓細胞株、マウス中脳、ラット初期繊維芽細胞からそれぞれ単離し、配列を決定した。 - 特許庁 - Cell blocks divided in two or more under a condition where nets traversing a cut line 33 are reduced to a minimum in number are allotted to two base regions 35a and 35b or more.
先ず、カットライン３３を横切るネットの数を最小とする条件で２以上の群に分割されたセルブロックを２以上の下地の領域３５ａ及び３５ｂに割り当てる。 - 特許庁 - A direct prefetch control unit 161 controls to directly read data in a segment unit from a memory cell array 111 to a line buffer 121 based on a direct prefetch command.
直接プリフェッチ制御部１６１は、直接プリフェッチコマンドに基づき、メモリセルアレイ１１１からラインバッファ１２１まで直接にセグメント単位のデータを読み出す制御を行う。 - 特許庁 - To reduce transmission delay and to suppress a decrease in data throughput of a transmission line as to a decelling device which performs a decelling process according to cell assembly information at the time of a celling process.
セル化した時のセル組立情報に基づいてデセル化を行うデセル化装置に関し、伝送遅延を減少させること及び伝送路のデータスループットの低下を抑える。 - 特許庁 - To provide a fuel cell power generation system with high power generation efficiency that decreases electrical power loss in the power line that electrically connects a stack with a power conversion circuit.
スタックと電力変換回路を電気的に接続する電力線での電力ロスを低減し、発電効率の高い燃料電池発電システムを提供する。 - 特許庁 - A control circuit 16 controls charge transferability of the charge transferring circuit 12 according to a change in the voltage of the bit line BL resulting from a charge read out from a memory cell MC.
制御回路１６は、メモリセルＭＣから読み出された電荷によるビット線ＢＬの電圧の変化に応じて電荷転送回路１２の電荷転送能力を制御する。 - 特許庁 - The monoclonal antibody is produced by the cell line, anti-LAM1-3 is clinically useful in blocking leukocyte entry into sites of inflammation or tissue injury.
この細胞系により生産されるモノクローナル抗体、抗LAM1-3は白血球が炎症または組織損傷の部位に侵入するのを阻止するのに臨床的に有用である。 - 特許庁 - CELL LINE FOR PRODUCING MONOCLONAL ANTIBODY AGAINST SALIVARIUS, METHOD FOR PRODUCING THE SAME, THE MONOCLONAL ANTIBODY PRODUCED BY THE SAME, KIT CONTAINING THE MONOCLONAL ANTIBODY PRODUCED BY THE SAME
抗サリバリウスモノクローナル抗体を産出する細胞株、その製造方法、それにより産出されたモノクローナル抗体、およびそれにより産出されたモノクローナル抗体を含むキット - 特許庁 - To improve relieving efficiency by using a memory cell group for redundancy sharing one data transfer bus line for relieving plural defects, in a semiconductor memory.
半導体記憶装置において、１本のデータ転送バス線を共通にする冗長用メモリセル群を複数の欠陥の救済に使用し、救済効率を改善する。 - 特許庁 - The semiconductor device includes, above the memory cell array, a plurality of bit lines extending along the first direction, connected to a plurality of bit line contact regions, and arranged successively in the second direction.
メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。 - 特許庁 - This method for inducing the neural differentiation, wherein the neurotrophic factor comprises glial cell line-derived neurotrophic factor (GDNF) and/or pituitary adenylate cycloase-activating polypeptide (PACAP).
該神経栄養因子がグリア細胞系由来神経栄養因子（ＧＤＮＦ）または下垂体アデニル酸シクラーゼ活性化ポリペプチド（ＰＡＣＡＰ）を含有する、神経分化誘導方法。 - 特許庁 - To provide a monoclonal antibody specific to N-myc downstream regulated gene 2 (NDRG 2) and a cell line producing the monoclonal antibody, a method for measuring a quantity and quality of NDRG 2 protein.
N-myc downstream regulated gene 2（NDRG 2）タンパク質に特異的なモノクローナル抗体、このモノクローナル抗体を産生する細胞株、NDRG 2タンパク質の定量的・定性的測定方法を提供する。 - 特許庁 - Linear line and corner buffer materials 3a and 3b are used by thermoplastic elastomers to coat an outer frame guard 2 positioned outside an outer frame 11 of a solar cell panel 10.
熱可塑性エラストマーによって直線用とコーナー緩衝材３ａ、３ｂを用いて、太陽電池パネル１０の外枠１１の外側に配置した外枠ガード２を被覆する。 - 特許庁 - A transistor N10 is connected between a tangent line node ND1 connected to a memory cell array MCA and a resistor R1 constituting a voltage detecting circuit VDC.
メモリセルアレイＭＣＡに接続される接続ノードＮＤ１と、電圧検出回路ＶＤＣを構成する抵抗Ｒ１の相互間には、トランジスタＮ１０が接続されている。 - 特許庁 - To provide a back junction solar cell which can have a collecting electrode layer formed with a fine line width while suppressing damage to a semiconductor layer and a semiconductor substrate.
半導体層及び半導体基板が受けるダメージを抑制しつつ、収集電極層を微細な線幅で形成できる裏面接合型の太陽電池を提供する。 - 特許庁 - A contact opening 121 is formed in the dielectric layer 120 lowered to the surface of a bit line diffused part 115 of the specified region at the outside of the memory cell sub-array.
コンタクト開口１２１は、メモリセルサブアレイに対して外側にある規定された領域のビットライン拡散部１１５の表面まで下がった誘電層１２０に形成される。 - 特許庁 - To provide a non-volatile semiconductor memory in which control voltage for a control gate line selection switching element is made low voltage by analyzing read-operation for a twin memory cell.
ツインメモリセルへのリード動作を解析することで、コントロールゲート線選択スイッチング素子への制御電圧を低電圧化した不揮発性半導体記憶装置を提供する。 - 特許庁 - The communication means 18 has an antenna 1802 and is connected to a radio line for cell phones via the antenna 1802 so as to receive control information.
通信手段１８はアンテナ１８０２を有し、アンテナ１８０２を介して携帯電話機用の無線回線に接続して制御情報を受信するように構成されている。 - 特許庁 - A cooling water pump 2 to discharge cooling water from the fuel cell stack 1 and a cooling water buffer 4 to store the cooling water are installed in the cooling water line 101.
冷却水ライン１０１には、燃料電池スタック１から冷却水を排出する冷却水ポンプ２と冷却水を貯める冷却水バッファ４を設ける。 - 特許庁 - In most of diffraction grating cells constituting an information recording part, the direction of a line segment defining the outer shape of the cell is differentiated from the direction of an internal diffraction grating.
情報記録部を構成する殆どの回折格子セルでは、セルの外形を規定する線分の方向と、内部の回折格子の方向が異なるようにする。 - 特許庁 - To provide a semiconductor device that prevents a precharge speed from decreasing owing to a wiring layout when a memory cell array having a hierarchical bit line configuration is in precharge operation.
ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。 - 特許庁 - To provide a semiconductor device and its manufacturing method that enables a memory cell to be miniaturized, in such semiconductor devices as nonvolatile memories having a bit line composed of semiconductors.
半導体からなるビットラインを有する不揮発性メモリ等の半導体装置において、メモリセルの微細化を可能とする半導体装置およびその製造方法を提供する。 - 特許庁 - To provide a flow cell to a piping line in the optical spectrometry of the concentration in a solution, and to also simply perform calibration for holding measuring precision.
溶液中の濃度の光学的分光測定において、配管ラインにフローセルを設けるとともに測定精度を保つための校正も簡単に行えるようにする。 - 特許庁 - This hybridoma cell line is produced by the fusion of NS-1 myeloma cells with spleen cells obtained from mice immunized with Leukocyte Adhesion Molecule-1 (LAN-1)cDNA transfected cells.
白血球接着分子-1(LAM-1)cDNA でトランスフェクションした細胞を用いて免疫化したマウスから得た脾細胞とNS-1ミエローマ細胞との融合により作成したハイブリドーマ細胞系。 - 特許庁 - In data read-out processing, each of voltage of the bit lines BL1-BLn is compared with the read-out reference line RL, and data of a memory cell is read out.
データ読み出し処理においては、ビット線ＢＬ１〜ビット線ＢＬｎの電圧と読み出し参照線ＲＬの電圧とが比較されて、メモリセルのデータが読み出される。 - 特許庁
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