「Control Bit」を含む例文一覧(1667)
＜前へ 1 2 .... 14 15 16 17 18 19 20 21 22 .... 33 34 次へ＞- This video image display device is provided with a decoding part (3) for decoding an encoded bit stream (1), an interpolation video image generating part (4) for generating an interpolation frame from a frame of a decoded video image signal, and a control part (5) for detecting an error of the encoded bit stream and controlling the interpolation video image generating part (4).
本発明は、符号化ビットストリーム(1)を復号する復号部(3)と、復号された映像信号のフレームから補間フレームを生成する補間映像生成部(4)と、符号化ビットストリームのエラーを検出して補間映像生成部(4)を制御する制御部(5)を備える。 - 特許庁 - Further, the MSBs of two successive output bus values of the 1st n-bit register 2 are compared and the absolute values of the 1st n-bit register 2 are compared to control the delay quantity of the VCO output according to the comparison results.
また、第１のｎビットレジスタ２の２個の連続する出力バス値のＭＳＢを比較するとともに、第１のｎビットレジスタ２の２個の連続する出力バス値の絶対値を比較し、それらの比較結果に基づいてＶＣＯ出力の遅延量を制御する。 - 特許庁 - At a main computing block control unit 65, the bus connections are switched from the orthogonal transform memories, according to the data bit widths, and a data array is adjusted by using a 64-bit buffer (68) to transfer pairs of even-numbered data and odd-numbered data between the memories and a main computing block.
主演算ブロック側制御部（６５）において、これらの直交変換メモリから、データビット幅に応じてバス接続を切換え、またデータ配列を６４ビットバッファ（６８）を用いて調整して、偶数データおよび奇数データの組を、主演算ブロックとの間で転送する。 - 特許庁 - An objective cell for programming is a device which is on the left side of an intersection of a selection control line CGn+1, a selection bit line BLn+1 and a selection word line WLn.
プログラミングの目標セルは、選択制御線ＣＧｎ＋１と選択ビット線ＢＬｎ＋１と選択ワード線ＷＬｎとの交差点における左側のデバイスである。 - 特許庁 - When a CPU 202 sets 1 in an HDD data deletion start bit (S504), an image storing control part starts an HDD data erasing operation (S505).
ＣＰＵ２０２がＨＤＤデータ消去開始ビットに１を設定する（Ｓ５０４）ことにより画像蓄積制御部はＨＤＤデータ消去動作を開始する（Ｓ５０５）。 - 特許庁 - In a semiconductor substrate 11, the drain D of a selected transistor 12 is connected to a selected line (bit line) not shown in the figure, and the gate G of the transistor 12 functions as a control line (word line).
半導体基板１１において選択トランジスタ１２のドレインＤは、図示しない選択線（ビット線）に繋がり、ゲートＧは、制御線（ワード線）として機能する。 - 特許庁 - Also, an actual data frame 32 includes a bit synchronizing signal, a frame synchronizing signal 2, a tag ID, a control signal, and a CRC, and the actual data frame is repeatedly transmitted in the same way.
また、実データフレーム３２は、ビット同期信号、フレーム同期信号２、タグＩＤ、制御信号、ＣＲＣを含んでおり、同様に複数回繰り返して送信される。 - 特許庁 - The rate control section 116 decides a bit rate for each block group on the basis of a difference between the S/N ratio calculated for each block group and a target S/N ratio set for each block group.
レート制御部１１６は、ブロック群毎に算出されたＳＮ比とブロック群毎に設定された目標ＳＮ比との差分を基にブロック群毎にビットレートを決定する。 - 特許庁 - The recorder is provided with a 16/17 conversion circuit 25, a synchoronizing pattern addition circuit 24, a DSV control bit additional circuit 23, a NRZI conversion circuit 22 and a magnetic field head driver 21.
１６／１７変換回路２５、同期パタン付加回路２４と、ＤＳＶ制御ビット付加回路２３と、ＮＲＺＩ変換回路２２と、磁界ヘッドドライバ２１とを有する。 - 特許庁 - To provide high bit rate long-distance dispersion control optical transmission system effective at a point of a cost effect in a (ultra) long-distance transmission of a plurality of WDM channels.
複数のＷＤＭチャネルの（超）長距離伝送において、費用効果の点で有効な、高ビットレート長距離分散制御光伝送システムを実現する。 - 特許庁 - A regulated time zone in a point, in which time regulation that is a traffic control whose content is varied, depending on the time is present, is expressed as bit string information.
また、時間により内容が変化する交通規制である時間規制が存在する地点において、規制がある時間帯をビット列情報として表現する。 - 特許庁 - In addition, according to a reception bit rate, by averaging a reversal of an error signal and sending it to amplifiers 27, 28, an offset control of the analog/digital converters 29, 30 is implemented.
そして、受信ビットレートに応じて、誤差信号の反転を平均化してこれを増幅器２７、２８に与えることで、アナログ／ディジタル変換器２９、３０のオフセット制御を行う。 - 特許庁 - A control circuit 7 controls potentials of the word lines and the bit lines in response to input data and hence controls data write, read, and erase operations of data with respect to memory cells.
制御回路７は、入力データに応じてワード線、ビット線の電位を制御し、メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する。 - 特許庁 - A column address decoder 2 is controlled by the control circuit 32 in test operation and selects simultaneously a plurality of pairs of bit lines capable of being coupled to one and the same pair of I/O lines 24, 25.
コラムアドレスデコーダ２は、テスト動作においてはコントロール回路３２に制御されて、同一のＩ／Ｏ線対２４，２５に結合し得る複数のビット線対を同時に選択する。 - 特許庁 - To provide a disk recorder which enhances image quality when recording while recording contents to be recorded thoroughly on one sheet of disk while using a simple bit rate control method.
簡易なビットレートの制御方法を用いながら、録画したいコンテンツを１枚のディスクに漏れなく収めつつ、録画時の画質を高めるディスク記録装置を提供する。 - 特許庁 - A precision control logical operation unit (IALU) included in a processor generates a sub-precision result, i.e. a result with bit precision lower than the maximum precision.
プロセッサに含まれる精度制御反復算術論理演算ユニット（ＩＡＬＵ）は、副精度結果、すなわち、最大精度よりも低いビット精度を有する結果を生成する。 - 特許庁 - Also, a pre-charge level of each bit line is adjusted by combination of a first pre-charge control- signal and a second precharge signal.
また、それぞＲねおビットラインのプリチャージレベルは、プリチャージレベル調整部からの第１プリチャージ制御信号と第２プリチャージ制御信号との組合により調整するようにした。 - 特許庁 - At a non selected memory macro, MEn=1 is input to the macro output control circuit 48, and therefore the output signal DTDO(0-7) of the non selected memory macro is fixed to '1' irrespective of the 8-bit output signal TDO(0-7).
マクロＩＤ生成回路３０Ａ，３０Ｂ，３０Ｃ，３０Ｄは、メモリマクロ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄを識別するためのマクロＩＤを生成するもので、それぞれが異なる構成又はレイアウトを有している。 - 特許庁 - A marking engine control section 2 receives bit map data and tag information generated by a controller 1, and causes an edge extracting section 21 to extract an edge by an edge detecting filter etc.
マーキングエンジン制御部２は、コントローラ部１で生成されたビットマップデータ及びタグ情報を受け取り、エッジ抽出部２１でエッジ検出フィルタなどによりエッジを抽出する。 - 特許庁 - To provide an image data control device which can reduce an area covering a panel by decreasing the number of data wiring lines in a data latch unit with respect to the bit number of image data.
画像データのビット数に対して、データラッチ部のデータ配線本数少なくし、パネルに占める面積を削減できる画像データ制御装置を提供することを目的とする。 - 特許庁 - The command decoder 9 decodes command data and supplies a write-in time control signal TIMECTL in which only any one bit is made a logic value '1' to a command register 13.
コマンドデコーダ９はコマンドレジスタ１３に対しコマンドデータ を解読して何れか１ビットのみ論理値「１」となる書き込み時間制御信号ＴＩＭＥＣＴＬを供給する。 - 特許庁 - A correlation value calculation unit 11 calculates correlative values between received signals and diffusion codes and a signal level control unit 12 reduces the bit numbers of the calculated correlation values.
相関値演算部１１は、受信信号と拡散符号との相関値を算出し、信号レベル制御部１２は、算出された相関値のビット数を削減する。 - 特許庁 - The code rate of the error control coding (ECC code rate) is changed from a first code rate to a second code rate in response to a change in the bit error rate.
ビット誤り率の変更に呼応して、誤り制御符号化の符号化率（ＥＣＣ符号化率）を、第１の符号化率から第２の符号化率へ変更する段階を備える。 - 特許庁 - A plurality of dummy cells DMC for generating reference potential corresponding to additional capacitances of bit lines have first and second diffused layers 51, 52, a floating gate, and a control gate.
ビット線の付加容量に対応した参照電位を発生する複数のダミーセルＤＭＣは、第１、第２の拡散層５１、５２及び浮遊ゲート及び制御ゲートを有している。 - 特許庁 - The plurality of memory cells 10, ... are connected together in series as alternately contacted to the bit lines BL1, ... and control lines CL1, .... First gate electrodes GL1, ... and second gate electrodes GR1, ... of the memory cells 10, ... are formed in band in the direction orthogonal to the channel.
メモリセル１０，・・・における第１ゲート電極ＧＬ１，・・・及び第２ゲート電極ＧＲ１，・・・がチャネルに対して直交する方向に帯状に形成されている。 - 特許庁 - To provide an antenna controller which suppress nonlinear distortion and realizes stable data transmission with a small bit error rate, and to provide an antenna control method.
非線形歪みの発生を抑圧してビット誤りの率の小さい、安定したデータ伝送を実現するアンテナの制御装置及びその制御方法を提供する。 - 特許庁 - The memory system is equipped with a memory cell array 1, a bit line switch 4, first and second page buffers 2 and 3, a column switch 5, and an error correction circuit 11, and control circuits 7, and 10.
記憶システムは、メモリセルアレイ１、ビット線スイッチ４、第１，第２のページバッファ２，３、カラムスイッチ５、エラー訂正回路１１及び制御回路７，１０を備えている。 - 特許庁 - The transistor Q3 supplies a potential V2 to the sense node, the transistor Q4 supplies a potential V3 to the bit line, and the both are controlled in accordance with a precharge control signal PC.
トランジスタＱ３は電位Ｖ２をセンスノードに供給し、トランジスタＱ４は電位Ｖ３をビット線に供給し、ともにプリチャージ制御信号ＰＣに応じて制御される。 - 特許庁 - To provide a gradation control apparatus which enables a high speed printing operation of gradation by providing a bit weighting from a binary gradation value in a simple circuit configuration.
２進数の階調値からのビットの重み付けを、簡素な回路構成で実現することにより、階調の高速印刷処理を可能とする階調制御装置を提供する。 - 特許庁 - Data of upper 2 gradation bits B3, B2 among the 4 gradation bits B0 to B3 are stored respectively in memory areas 23, 22 as data having respectively the function of a control bit.
４つの階調ビットＢ０〜Ｂ３のうち、上位２つの階調ビットＢ３，Ｂ２のデータは、それぞれ制御ビットの機能を持ったデータとして、メモリ領域２３，２２に格納する。 - 特許庁 - In the other embodiments, a frame for an uplink control channel is formed or formatted so that bit of format indicator (for example, TFCI) therein is repeated in the compressed mode.
他の実施形態では、アップリンク制御チャネルのフレームは、圧縮モードでその中のフォーマット・インジケータ（例えばＴＦＣＩ）ビットを繰り返すように形成あるいはフォーマットされる。 - 特許庁 - During data retention period, minimum sub-threshold current necessary for data retention flows in the third and fourth MOS transistors by the control voltage to retain bit line potential.
データ保持期間において、制御電圧により第３及び第４のＭＯＳトランジスタに、データ保持に必要な最小限のサブスレッショルド電流を流し、ビット線電位を保持する。 - 特許庁 - When the scrolling is carried on, a bit slice processing unit 16 decreases the colors of the zoom image and the color-decreased image is added to an LCD 24 by an LCD control circuit 22.
スクロール動作が実行中の場合、ビットスライス処理ユニット１６がズーム画像を減色し、減色された画像がＬＣＤ制御回路２２によりＬＣＤ２４に印加される。 - 特許庁 - The call control unit 22 controls the hold data transmitting unit 24 so as to send the prescribed data at a prescribed bit rate to the communication terminal of a communication partner of an AV call.
呼制御部２２は、ＡＶ呼における通信相手の通信端末へ、所定のビットレートで所定のデータが送信されるよう、保留データ送信部２４を制御する。 - 特許庁 - To provide a nonvolatile semiconductor memory device capable of performing a simultaneous multi-bit writing process while averaging loads thereon, and further to provide a writing control method thereof.
負荷を平均化して複数ビットの同時書き込み処理を行うことができる不揮発性半導体記憶装置およびその書き込み制御方法の提供を図る。 - 特許庁 - A redundant memory cell 10 is a redundant memory cell in which a control gate and a drain are connected to a wiring being different from plural word lines and plural bit lines.
冗長メモリセル１０は、コントロールゲート及びドレインが前記複数のワード線及び前記複数のビット線とは異なる配線に接続された冗長メモリセルである。 - 特許庁 - A semiconductor device comprises memory cell arrays, each of which comprises memory cell mats including a word line and a bit line, a sub-word driver circuit, and a first control part for controlling the sub-word driver circuit.
半導体装置は、ワード線及びビット線を含むメモリセルマットと、サブワードドライバ回路と、サブワードドライバ回路を制御する第１制御部と、を有するメモリセルアレイを備える。 - 特許庁 - A discrimination circuit 14 discriminates whether 9 or not an absolute value of a received difference is smaller than a prescribed threshold value (TH) and generates a control bit based on the discrimination result.
判定回路１４は、入力された差分の絶対値が、所定の閾値(TH)よりも小さいか否かを判定し、判定結果に基づいて、コントロールビットを生成する。 - 特許庁 - When a head of the screw thread 10 enters a prepared hole 33 of the workpiece 31, a sensor 25 detects a position of the screw thread 10, and a control part 22 starts rotation of the bit 21.
ねじ１０の頭がワーク３１の下穴３３に入る際に、センサ２５がねじ１０の位置を検出して制御部２２がビット２１の回転を開始させる。 - 特許庁 - In the nut fastening apparatus 10, a temporarily fastening device control part 46 controls the rotary motion of a servo motor 32 and rotates an open bit runner 26a for temporarily fastening the nut N.
ナット締め装置１０では、仮締め装置制御部４６がサーボモータ３２の回転動作を制御して、オープンビットランナ部２６ａ、を回転させナットＮを仮締めする。 - 特許庁 - Also, a testing circuit 5 which decides an external bit output according to the analytical results and does not perform a control output to the device 6 in the case of a wrong output is provided.
また、解析結果による外部ビット出力を判定して、誤出力であった場合には、現場機器６へ制御出力をしない検定回路５を設ける。 - 特許庁 - The timing control unit 40 controls the timing of recording/reproducing to/from the bit carriers 15 of the magnetic head 20 by using a correlation signal outputted by the detection part 30.
タイミング制御部４０は、検出部３０により出力される相関信号を用いて、磁気ヘッド２０のビット担体１５に対する記録・再生のタイミングを制御する。 - 特許庁 - Meanwhile, the page data obtained in an image pickup element 7 are demodulated to a form of signal bit column from a form of block pattern by the modulation table 12 of the control section 2.
一方、撮像素子７にて得られたページデータは制御部２の変調テーブル１２により、ブロックパターンの形式から信号ビット列の形式に復調され、出力される。 - 特許庁 - Also, the put-out control means outputs a prize ball number signal for which the value of a prize ball put-out number counter becomes 10 regardless of the state of an error bit to the outside of the game machine.
なお、払出制御手段は、エラービットの状態にかかわらず、賞球払出個数カウンタの値が１０になる賞球個数信号を遊技機外部に出力する。 - 特許庁 - The control circuit is arranged and constituted so that the bit lines are reset to a previously decided potential state only for some period in response to transition of an input address signal.
制御回路部は、入力アドレス信号の遷移に応答して、ビットラインを、ある期間だけ、予め定められた電位状態にリセットするように配置構成されている。 - 特許庁 - The control section 13 decides whether or not the communication opposite terminal can increase number of operating channels on the basis of the increase propriety bit transmitted from the communication opposite terminal.
制御部１３は、通信相手端末から送信された増加可否ビットに基づいて、通信相手端末が使用チャネル数を増加可能であるか否かを判定する。 - 特許庁 - The current detection control part 18 erects a bit of a defective status register 19 corresponding to the current detection part which is an information source of the abnormality generation, and interrupts a CPU 20.
電流検知制御部１８は、異常発生の通知元の電流検知部に対応する不良ステータスレジスタ１９のビットを立てて、ＣＰＵ２０に割り込みをかける。 - 特許庁 - Brightness of an LED controlled by such a current waveform can attain control accuracy of (n+m) bits, that is, gradation accuracy of n+m bit gradation.
このような電流波形により制御されるＬＥＤの輝度は、(ｎ＋ｍ)ビットの制御精度、すなわち、ｎ＋ｍｂｉｔの階調の階調精度を得ることができる。 - 特許庁 - BIT LINE CONTROL DECODER CIRCUIT, VIRTUAL GROUND TYPE NONVOLATILE SEMICONDUCTOR MEMORY PROVIDED WITH IT, AND READ-OUT METHOD FOR VIRTUAL GROUND NONVOLATILE SEMICONDUCTOR MEMORY
ビット線制御デコーダ回路およびそれを備えた仮想接地型不揮発性半導体記憶装置並びに仮想接地型不揮発性半導体記憶装置のデータ読み出し方法 - 特許庁 - This provided bit-rate is evaluated and taken as a basis for judging whether congestion control for data of the priority class needs to be performed.
与えられるビットレートは、評価され、そして、その優先度クラスのデータに対して輻輳制御を実行する必要があるか否かを判断するための基礎に取り入れられる。 - 特許庁
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