「Control Bit」を含む例文一覧(1667)

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  • The charging control circuit 10 calculates a little bit smaller reference voltage value than a peak value, based on the peak value of the battery voltage which is detected when previously charged.
    該充電制御回路10は、前回の充電時に検出した電池電圧値のピーク値に基づいて、該ピーク値よりも僅かに小さな基準電圧値を算出する。 - 特許庁
  • To improve timing margin and to reduce power consumption by automatically performing bit line recovery operation only by the control of a write driver.
    書き込みドライバの制御のみで自動的にビット線リカバリ動作が行われるようにして、タイミングマージンの向上と消費電力低減を図った半導体記憶装置を提供する。 - 特許庁
  • At a system bus control unit 60, bus connections to the orthogonal transform memories and address sequences are updated, according to data bit widths, and data are transferred accordingly.
    システムバス側制御部（６０）において、これらの直交変換メモリとの間でバス接続およびアドレスシーケンスをデータビット幅に応じて更新して、順次データを転送する。 - 特許庁
  • According to this control system, it is possible to read n bit data (n are multiples of nine) corresponding to the data input/output structure without using a data line multiplexing system.
    このような制御方式によると、データラインマルチプレクシング方式を使用せず、データ入出力構造に対応するｎビットデータ(ｎは９の倍数)を読み出すことができる。 - 特許庁
  • A bit extract section 40 captures bits composing MSI data among output bits from a TDMA section 7 in timing designated by a timing control section 45.
    ビット抽出部４０は、タイミング制御部４５から指定されるタイミングでＴＤＭＡ部７からの出力ビットのうちのＭＳＩのデータを構成するビットを取り込む。 - 特許庁
  • Then, control is performed so as to shift to the power saving mode after transmitting both the image data with the vector data format and the image data with the bit map format.
    そして、該ベクトルデータフォーマットの画像データ及びビットマップフォーマットの画像データの双方を送信した後に、省電力状態へ移行するよう制御する構成を特徴とする。 - 特許庁
  • To provide a display system, a display controller, and a display control method that can drive a panel having scanning lines different in number from output bit numbers without causing a decrease in luminance.
    輝度の低下を招くことなく、出力ビット数と異なる走査ライン数を有するパネルを駆動できる表示システム、表示コントローラ及び表示制御方法を提供する。 - 特許庁
  • A control circuit 16 controls charge transferability of the charge transferring circuit 12 according to a change in the voltage of the bit line BL resulting from a charge read out from a memory cell MC.
    制御回路１６は、メモリセルＭＣから読み出された電荷によるビット線ＢＬの電圧の変化に応じて電荷転送回路１２の電荷転送能力を制御する。 - 特許庁
  • The CPU 11 instructs a bit adding circuit 901 to control the residual magnetizing direction of a write head to a direction opposite to the magnetizing direction of the disturbance magnetic field.
    ＣＰＵ１１は、ライトヘッドの残留磁化方向を外乱磁界の磁化方向に対して反対方向に制御するように、ビット付加回路９０１に指示を行なう。 - 特許庁
  • Then, the write/read/erase control unit of the controller 2 refers to a selected bit value set by an MPU to write data in a selected optional block.
    続いて、コントローラ２の書き込み／読み込み／消去制御部は、ＭＰＵが設定した選択ビット値を参照して選択された任意のブロックにデータの書き込みを行う。 - 特許庁
  • A direction signal transmitting part 24 transmits a transfer rate control direction signal for directing adjustment of the transfer rate of the transmitting part 11 according to the measured bit error rate.
    指示信号送信部２４が、測定されたビット誤り率に応じて、送信部１１の転送速度の調節を指示する転送速度制御指示信号を送信する。 - 特許庁
  • Unlike using the setuid bit on these applications sudo gives a more fine-grained control on who can execute a certain command and when.
    setuidビットをアプリケーションに用いるのとは異なり、sudoは、あるコマンドを誰が実行できるのか、また、いつ実行できるのかということに対し、より細かな制御を与えてくれます。 - Gentoo Linux
  • The upper bit part (ADDRESS U) of the memory address (ADDRESS) is supplied to an error control module 132 as test mode instruction information (TEST MODE).
    エラー制御モジュール１３２には、メモリアドレス（ＡＤＤＲＥＳＳ）の上位ビット部（ＡＤＤＲＥＳＳ＿Ｕ）がテストモード指示情報（ＴＥＳＴ＿ＭＯＤＥ）として与えられる。 - 特許庁
  • Corresponding to the result, the transmitter sends out a transmitting signal containing the digital signal or the amplified digital signal itself and a control bit expressing the compared result.
    その結果に応じて、送信機はディジタル信号又は該ディジタル信号を増幅したディジタル信号と、前記比較結果を表すコントロール・ビットとを含む送信信号を送出する。 - 特許庁
  • To enable an information processor which handles N-bit data to access data with an N/2 width while an overhead of instruction control by a processor is eliminated.
    Ｎビットのデータを扱う情報処理装置において、プロセッサの命令制御のオーバーヘッドを無くした状態でＮ／２幅のデータのアクセスを行うことができるようにする。 - 特許庁
  • A buffer clear control circuit 4 changes the effective bit of the data buffer selected with the buffer select signal to an ineffective state when a data receive signal becomes effective.
    バッファクリア制御回路４はデータ受信信号が有効になった場合、バッファセレクト信号で選択されているデータバッファの有効ビットを無効状態に変更する。 - 特許庁
  • For a two-burst length, two M-bit readout data from storage cells corresponding to control access commands respectively are output to the data input/output bus in a period of two cycles.
    ２バースト長の場合は、制御アクセスコマンドそれぞれに対応する記憶セルからの２つのＭビットの読み出しデータを２サイクルの期間データ入出力バスに出力する。 - 特許庁
  • The buffer control means 22 acquires an appropriate buffer size based upon a transfer bit rate of a contents file read out of contents files stored in a database 23.
    バッファ制御手段２２は、データベース２３に記憶されているコンテンツファイルから読み出した当該コンテンツファイルの転送ビットレートを基に適切なバッファサイズを取得する。 - 特許庁
  • The second external connection electrode of the switching target of the interface function includes an electrode for plural bit parallel inputting/outputting, and an electrode for control signal inputting.
    インタフェース機能の切り換え対象とされる第２の外部接続電極は、複数ビット並列入出力用の電極と、制御信号入力用の電極である。 - 特許庁
  • To provide bit rate control algorithm which does not have a large influence on visible image quality of encoded video sequence and does not cause deterioration in audio encoding.
    符号化されたビデオシーケンスの可視の画質に大きな影響を与えないような、またオーディオ符号化でも質の低下が生じないようなビットレート制御アルゴリズムを提供する。 - 特許庁
  • The time synchronization reproduction processing circuit or the like for a digital broadcast receiver is provided with a bit selection control circuit 20 that is placed between an integrator 8d and a peak detection circuit 8e.
    ディジタル放送受信機の時間同期再生処理回路等において、積分器８ｄとピーク検出回路８ｅの間に、ビット選択制御回路２０が設けられている。 - 特許庁
  • The one bit ternary amplifier 1 includes a ΔΣ modulation circuit 10 having a quantizer 12 and a switching circuit 20 and a switching pattern control circuit 40.
    本発明に係る３値１ビットアンプ１は、量子化器１２を有するΔΣ変調回路１０とスイッチング回路２０とスイッチングパターン制御回路４０とを備えている。 - 特許庁
  • The encoder 10a can control the bit rate in the encoding independently of information from the best effort type wireless transmission medium without using the information.
    ベストエフォート型の無線伝送媒体において、符号化装置１０ａは、伝送媒体からの情報を用いずに独立して符号化におけるビットレート制御ができる。 - 特許庁
  • To obtain an optical communication instrument wherein momentary cutoff of the output of the output light, bit error and bad influence to adjacent wavelength are prevented when performing optical output power control.
    光出力パワー制御を行う際に、出力光の瞬間的な光出力断、ビットエラーおよび隣接波長への悪影響を防止する光通信装置を得る。 - 特許庁
  • To provide an encoding rate controller for a video encoder which enhances image quality by real time variable bit-rate control, video data transmission system provided with the same, and its method.
    リアルタイム可変ビット率制御によって画質を改善させるビデオエンコーダのエンコーディング率制御器、それを備えたビデオデータ伝送システム、及びその方法を提供する。 - 特許庁
  • Another popular operating system is CP/M, the control program for microcomputers developed for early 8-bit machines by Digital Research, Incorporated
    広く普及しているオペレーティングシステム(OS)としてこのほかCP/Mがある.これは(米国の)ディジタルリサーチ社が初期の8ビットマシンを対象に開発したマイクロコンピュータ用の制御プログラムである - コンピューター用語辞典
  • The coding device includes a prefilter part for performing filter processing on image data, a coding par for coding image data subjected to filter processing in the prefilter part to generate coded image data, and a control part for selecting one of a plurality of bit rate controls and controlling the prefilter part and the coding part on the basis of the selected bit rate control.
    符号化装置は、画像データに対してフィルタ処理を行うプリフィルタ部と、プリフィルタ部によりフィルタ処理された画像データを符号化して符号化画像データを生成する符号化部と、複数のビットレート制御から１つのビットレート制御を選択し、該ビットレート制御に基づきプリフィルタ部および符号化部を制御する制御部とを備える。 - 特許庁
  • A bit for indicating the generation of a data parity error is formed in a control register 17, status of the parity error bit indicates the error, sequence number is written in an error status area of the control register 17, and the error is notified to a main board 5, when the data parity error is generated in a bus interface 14 in bus master thereof.
    コントロールレジスタ１７にデータパリティエラー発生を示すビットを形成し、バスインタフェース１４がバスマスタ時にデータパリティエラーが発生した場合には、コントロールレジスタ１７のパリティエラービットのステータスがエラーを示すとともに、シーケンス番号をコントロールレジスタ１７のエラーステータス領域に書き込むようにし、メインボード５に対してエラー通知するようにした。 - 特許庁
  • A control voltage generation circuit includes: a reference voltage generation circuit 22 adapted to generate a reference voltage Vref; and a voltage conversion circuit 23 adapted to generate a control voltage Vcp to be supplied to the gate of a clamping transistor QN5 connected between a bit line BL and a sense amplifier 21 to adjust the voltage of the bit line BL based on the reference voltage Vref.
    基準電圧Ｖｒｅｆを発生する基準電圧発生回路２２と、ビット線ＢＬとセンスアンプ２１との間に接続されてビット線ＢＬの電圧を調整するクランプ用トランジスタＱＮ５のゲートに供給する制御電圧Ｖｃｐを、基準電圧Ｖｒｅｆに基づき生成する供給する電圧変換回路２３とを備える。 - 特許庁
  • In this scanner control system in which a scanner device 1 having a CCD and a lamp control unit and a controller 2 having a CPU for controlling the scanner device 1 are configured as different units, and communication is performed by synchronous serial communication between the units, it is possible to detect the communication abnormality by using a checksum bit and acknowledge bit for transfer errors in a data transfer mode.
    ＣＣＤ及びランプ制御ユニットを有するスキャナ装置１と、スキャナ装置１を制御するＣＰＵを有する制御装置２とが別ユニットで構成され、同期シリアル通信にてユニット間の通信を行うスキャナ制御システムにおいて、データ転送時の伝達エラーにチェックサムビットとアクノリッジビットを用いることにより通信異常を発見することができる。 - 特許庁
  • In a sense amplifier band SBi-1, bit line voltage supply wirings VBL0, VBL2 being different from each other for the adjacent sense amplifier/input-output control circuit are arranged, in a sense amplifier band SBi, bit line voltage supply wirings VBL1, VBL3 being different from each other for the adjacent sense amplifier/input-output control circuit are arranged.
    センスアンプ帯ＳＢｉ−１においては、隣接するセンスアンプ／入出力制御回路に対し互いに異なるビット線電圧供給配線ＶＢＬ０，ＶＢＬ２を配置し、センスアンプ帯ＳＢｉにおいては、隣接するセンスアンプ／入出力制御回路に対し互いに異なるビット線電圧供給配線ＶＢＬ１，ＶＢＬ３を配置する。 - 特許庁
  • The optical signal quality supervisory system is provided with coupler that selects a bit rate of a supervisory control optical signal to be power then a bit rate of a main signal light so as to branch the supervisory control optical signal into two and with a transmission line system that uses this coupler to supervise the main signal falsely thereby supervising SD, EXC, APS, DCC with a simple circuit configuration.
    監視制御用光信号のビットレートを主信号光のビットレートよりも低くするとともに、監視制御用光信号を２分岐するカプラと、このカプラを用いて擬似的に主信号を監視する為の伝送路系を設けることにより、簡単な回路構成でＳＤ、ＥＸＣ、ＡＰＳ、ＤＣＣの監視を行うことが出来る。 - 特許庁
  • An output signal line of a tri-state buffer 14 of a control section 9a of an operation system of a transmission controller is connected to a CPU 12a configuring the control section 9a via a loopback receiver circuit 18 by each bit and a monitor circuit allows the CPU 12a to capture a signal of the output signal line by each bit via the loopback receiver circuit 18.
    伝送制御装置の動作系の制御部９ａの３ステートバッファ１４の出力信号線を各ビット毎にループバック用レシーバ回路１８を介して制御部９ａを構成するＣＰＵ１２ａに接続し、前記出力信号線の信号を各ビット毎に前記ループバック用レシーバ回路を介してＣＰＵ１２ａに取り込む監視回路を設ける。 - 特許庁
  • The device includes memory elements MC arranged at cross points of word lines WL and bit lines BL, a write driver WD supplying a writing current to the bit line BL, a writing control circuit WC controlling operation of the write driver WD, and a timing signal generating circuit 13 supplying a timing signal TS to the writing control circuit WC.
    ワード線ＷＬとビット線ＢＬの交点に配置された記憶素子ＭＣと、ビット線ＢＬに書き込み電流を供給するライトドライバＷＤと、ライトドライバＷＤの動作を制御する書き込み制御回路ＷＣと、書き込み制御回路ＷＣにタイミング信号ＴＳを供給するタイミング信号生成回路１３とを備える。 - 特許庁
  • An upper bit transmission control unit 104 sets a transmission interval of upper bits of a CQI input from an S/P conversion unit 103, to a value longer than the transmission interval of lower bits of the CQI, and a lower bit transmission control unit 105 sets a transmission interval of lower bits of the CQI input from the S/P conversion unit 103.
    上位ビット送信制御部１０４は、Ｓ／Ｐ変換部１０３から入力されるＣＱＩの上位ビットの送信間隔を、ＣＱＩの下位ビットの送信間隔よりも長くなるように設定し、下位ビット送信制御部１０５は、Ｓ／Ｐ変換部１０３から入力されるＣＱＩの下位ビットの送信間隔を設定する。 - 特許庁
  • The transmitter 1 consists of N slots comprised of control information, data, an external code parity, a stuff bit and an internal code parity, generates a multiplex frame to which synchronization, a pilot and a transmission control signal and parity are added and transmits data about each slot by a transmission system specified by a transmission control signal.
    送信装置１は、制御情報、データ、外符号パリティ、スタッフビット、内符号パリティからなるＮ本のスロットから成り、同期、パイロット並びに伝送制御信号およびパリティが付加された多重フレームを生成し、各スロットのデータを、伝送制御信号により指定された伝送方式で伝送する。 - 特許庁
  • A TPC_slope control part 100 varies and controls a TPC_slope as a coefficient used by the TPC bit generation part 50 to vary and control the transmitted power control width according to the difference between an M-BLER of the received signal and a T-BLER as a target value.
    ＴＰＣ＿ｓｌｏｐｅ制御部１００は、受信信号のＭ−ＢＬＥＲとその目標値であるＴ−ＢＬＥＲとの差に応じて、ＴＰＣビット生成部５０が送信電力制御幅を可変制御する際に用いる係数であるＴＰＣ＿ｓｌｏｐｅを可変制御する。 - 特許庁
  • To provide a communication control device capable of preventing degradation of image quality by changing timing for generating an I picture so that the total of bit rates of pictures to be received are set below a band capable of receiving the pictures, a communication control method, and a communication control program.
    受信するピクチャのビットレートの合計が、ピクチャを受信することが可能な帯域以下となるようにＩピクチャを生成するタイミングを変更することで、画質の劣化を防止することが可能な通信制御装置、通信制御方法、及び通信制御プログラムを提供する。 - 特許庁
  • When a count value counted in an m-bit counter 11 reaches n, a control circuit 102 outputs a control signal CNTT, stops shift operation, outputs a control signal COMP, and outputs test mode signals TM0 to TMn-1 from a test mode signal generating circuit 103.
    制御回路１０２は、ｍビットカウンタ１１が、カウントするカウント値がｎに至ると、制御信号ＣＮＴＴを出力し、シフト動作を停止させ、制御信号ＣＯＭＰを出力し、テストモード信号発生回路１０３から、テストモード信号ＴＭ０〜ＴＭｎ−１を出力させる。 - 特許庁
  • Then, the state of the present received signal is estimated as a signal state of a received signal corresponding to receiving environment on the basis of information, such as an AGC value, a bit error rate value and a C/N value to determine control between the first AGC control system and the second AGC control system.
    そして、受信環境に応じた受信信号の信号状態として、ＡＧＣ値、ビットエラーレート値、Ｃ／Ｎ値などの情報に基づいて、現在の受信信号の状態を推定して、第１ＡＧＣ制御系と第２ＡＧＣ制御系とのいずれの制御とするのかを決定するように構成する。 - 特許庁
  • The control portion 19 compares the accumulated value with a target encoding amount, and when the accumulated value does not reach the target encoding amount, a control signal D19 is transmitted to the EBCOT portion 17 for encoding a subsequent bit plane.
    制御部１９は、この累積値と目標符号量とを比較し、まだ目標符号量に達していない場合には、次のビットプレーンの符号化を行うように、ＥＢＣＯＴ部１７に制御信号Ｄ１９を送信する。 - 特許庁
  • In order to transmit a 1-bit signal from an acoustic information reader 2 to an amplifier 3, a transmission notifying signal is first transmitted from a first control means 17 through a first signal line 4 to a second control means 36.
    音響情報読出し装置２から増幅装置３に１ビット信号を送信するためには、まず第１制御手段１７から第２制御手段３６に第１信号線４を介して送信告知信号を送信する。 - 特許庁
  • A CPU 22 checks a copyright display bit of the control information CR for a minute delay time applied to the memory 23 by a memory control signal MC, and determines whether or not the data AD stored in the memory is to be recorded on a disk 27.
    ＣＰＵ２２は、メモリ制御信号ＭＣによりメモリ２３にかけた微少遅延時間の間に、制御情報ＣＲの著作権表示ビットをチェックし、メモリに格納されたデータＡＤをディスク２７に記録するか否かを決定する。 - 特許庁
  • The memory device includes: a memory cell MC configured by connecting a variable cell resistor Rcell and an access transistor AT in series between a plate line PL and a bit line BL; a drive control unit (a reference voltage generation control circuit 14 is a principal part); and the sense amplifier 7.
    可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部（参照電圧発生制御回路１４が要部）と、センスアンプ７とを有する。 - 特許庁
  • A plurality of BLC generating circuits 4 are provided correspondingly to respective control areas CA of the memory cell array 1, each of BLC generating circuits inputs the potential of a cell source line CELSRC in a corresponding control area, then individually generates and outputs the bit line control signal BLC in each control area in accordance with input voltage of the cell source line CELSRC in each control area.
    ＢＬＣ発生回路４は、メモリセルアレイ１の各制御領域ＣＡに対応して複数設けられ、各ＢＬＣ発生回路が、対応する制御領域内のセルソース線ＣＥＬＳＲＣの電位をそれぞれ入力し、入力された各制御領域内のセルソース線ＣＥＬＳＲＣの電圧に応じて各制御領域内のビット線制御信号ＢＬＣを個別に生成し出力する。 - 特許庁
  • When the normal operation of the monitoring unit 3 is confirmed, the control unit 2 transmits a diagnostic pulse DCP every time a unit control operation is executed normally, and the monitoring unit 3 monitors the operation state of the control unit 2 by inputting the diagnostic pulse DCP, and notifies the control unit 2 of existence of abnormality generation in the unit control operation as a state value of an overflow bit.
    監視ユニット３の正常動作の確認されたときには、制御ユニット２は、単位制御動作が正常に実行される毎に診断パルスＤＣＰを送信し、監視ユニット３は、診断パルスＤＣＰを入力することにより制御ユニット２の動作状態を監視し、単位制御動作の異常発生の有無をオーバーフロービットの状態値として制御ユニット２へ通知する。 - 特許庁
  • The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines, and a control circuit for driving selectively the bit line Bl and the word line WL.
    半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線の交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁
  • a switch 8 switches the 1-bit mute pattern signal a, generated by a mute pattern generator 4, to a 1-bit mute pattern signal b, generated by a mute pattern generator 5 and delayed by a delay line 7, at a specified timing depending on a control signal S_2 from the controller 11.
    制御装置１１からの制御信号Ｓ2に基づいた所定のタイミングで切り換え装置８は、ミュートパターン発生器４によって生成される１ビットミュートパターン信号ａを、ミュートパターン発生器５によって生成されてディレーライン７でディレーされた１ビットミュートパターン信号ｂへと切り換える。 - 特許庁
  • The most significant bit CTRL[2] of the control signal is used for the decoder 5 to select the gradation voltages VH and VL, and the lower bit CTRL[1:0] is used to select one of gradation voltages obtained by redividing the gradation voltages VH and VL to four levels.
    制御信号の最上位ビットＣＴＲＬ［２］はデコーダ５が階調電圧ＶＨ，ＶＬを選択するために用いられ、下位側ビットＣＴＲＬ［１：０］は、階調電圧ＶＨ，ＶＬを４レベルに再分割した階調電圧から一つを選択するために用いられる。 - 特許庁
  • A data output means 2 assigns a bit rate to data and provides an output according to transmission control information that is received from a data production means 1 and instructs data transmission sequence, a data transmission time and bit rate assignment, and a transmission means 3 multiplexes the data and transmits the multiplexed data.
    データ出力手段２は、データ編成手段１より送出された、データの送信順序や時刻およびビットレート割り当てを指示する送信制御情報にしたがって、データにビットレートを割り当てて出力し、送信手段３はこのデータを多重化して送信する。 - 特許庁
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