「Control Bit」を含む例文一覧(1667)
＜前へ 1 2 .... 19 20 21 22 23 24 25 26 27 .... 33 34 次へ＞- Under the control of a timing control part 1, the reference potential is set to 1/2 of the prescribed value during the period of LSB bit width of PWM driving of a display element and the light quantity of the light source is modulated so that output light quantity from each of the RGB light emitting elements 3 to 5 becomes 1/2.
タイミング制御部１の制御により表示素子のＰＷＭ駆動のＬＳＢビット幅の期間基準電位を所定値の１／２とし、ＲＧＢ各発光素子３，４，５の出力光量を１／２となるよう光源光量変調を行う。 - 特許庁 - To the control signal 11, an input of the exclusive OR gate XORx can be changed on the basis of an external m-bit (m is an integer, of ≥2 control signal C), and thus, the diversification of the relational expression can be realized in a parallel system scrambler circuit.
制御回路１１は外部からのｍビット（ｍは２以上の整数）制御信号Ｃに基づいて排他的論理和ゲートＸＯＲｘの入力が変更可能であり、これにより並列方式のスクランブラ回路での関係式の多様化が実現可能となる。 - 特許庁 - To suppress a peak current generated by batch selection of word lines, non-selection control, setting of a write-in level of a bit line, and batch control of recovery, when accelerated stress is applied to a memory cell in burn-in and the like and screening is performed.
バーンインなどでメモリセルに加速したストレスを印加し、スクリーニングを行う際に、ワード線の一括選択、非選択制御及びビット線の書き込みレベル設定、リカバリの一括制御によって生じるピーク電流の発生を抑えることを最も主要な特徴とする。 - 特許庁 - A memory circuit includes an address designation circuit for receiving the addresses of an array, a row decoder, a column decoder and a data bit, a control logic for receiving a command and transmitting a control signal to a memory system block, and a detecting and writing driver circuit connected to a selected column.
メモリ回路は、アレイ、行デコーダ、列デコーダ、データビットのアドレスを受信するためのアドレス指定回路、コマンドを受信し制御信号をメモリシステムブロックに送信する制御ロジック、ならびに選択された列に結合された検知および書込みドライバ回路を含む。 - 特許庁 - The DC control bits included in the recording data have a DC control bit value which is correctly set based upon a DSV measurement result and it becomes difficult to discriminate between the DC control bits corresponding to the additional data and other DC control bits and the additional data of high difficulty in analysis can be stored, so that cipher key information etc., can be embedded in an analysis-difficult form.
記録データに含まれるＤＣ制御ビットはＤＳＶ測定結果に基づいて正しく設定されるＤＣ制御ビット値を有し、付加データに対応するＤＣ制御ビットとその他のＤＣ制御ビットを区別することは困難となり、解析困難性の高い付加データの格納が可能であり、例えば、暗号鍵情報などを解析困難な態様で埋め込むことが可能となる。 - 特許庁 - One bit signal indicating the increase or decrease of residue and a signal indicating whether or not the residue is beyond prescribed amounts is outputted from FIFO circuits 3441 and 3443 to an inside bus control circuit 342.
ＦＩＦＯ回路３４４_1 ，３４４_3 から内部バス制御回路３４２に残量の増減を示す各々１ビットの信号および残量が所定量を越えているか否かを示す信号を出力する。 - 特許庁 - A memory cell of an AND type flash memory is composed of a selector gate, a floating gate, a control gate functioning as a word line WL and an n-type semiconductor region (source/drain) functioning as a local bit line BL.
ＡＮＤ型フラッシュメモリのメモリセルは、選択ゲート、浮遊ゲート、ワード線ＷＬとして機能する制御ゲート、ローカルビット線ＢＬとして機能するｎ型半導体領域（ソース、ドレイン）で構成されている。 - 特許庁 - In this way, the object to be controlled can be increased in the main control board 100 using surplus output ports because command transmission can be smoothly executed even in a few bit number.
こうすることで、少ないビット数でもコマンド送信を円滑に実行可能となるため、余剰の出力ポートを用いて主制御基板１００での制御対象を増大させることが可能となる。 - 特許庁 - U-shaped pillars 30 penetrating selection gate electrodes SGb, SGs and the control gate electrodes CG, each having one end connected to a source line SL and the other end connected to a bit line BL are arranged in the laminate.
また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。 - 特許庁 - A change of buffer time caused by natural variation of instant encoding bit rate is prevented from being mistaken from a change of buffer time caused by conflicts in the network by taking leaky bucket in a control loop.
また、制御ループにリーキーバケツを取り入れて、瞬時符号化ビットレートの自然な変動に起因するバッファ時間の変化が、ネットワークの輻輳に起因するバッファ時間の変化と間違えられないようにする。 - 特許庁 - In one of the preferred implementations, the programming mechanisms contain a control register, which has programmable bits that can specify the write recovery time responding to their bit value.
好ましい実施形態では、このプログラミング機構は、制御レジスタを含み、この制御レジスタは、そこに書き込まれるビット値に応じて書込み回復時間を指定することを可能にするプログラマブル・ビットを備えている。 - 特許庁 - In this constitution, bit line data are latched to a page buffer, of the second subpage at the same time data stored in a page buffer of the first subpage is checked and outputted to an output buffer of a peripheral control circuit.
この構成は、第２のサブページのページ・バッファへビット・ライン・データをラッチすると同時に、周辺制御回路に出力バッファへ第１のサブページのページ・バッファに記憶されたデータをチェック・アウトさせる。 - 特許庁 - CPU 56 acts according to a game control program in which a routine to periodically output one pulse at a low level from a bit in an output port 579 is included.
ＣＰＵ５６は、遊技制御プログラムに従って動作するが、遊技制御プログラム中に定期的に出力ポート５７９のうちのあるビットからローレベルの１パルスを出力するルーチンが含まれている。 - 特許庁 - To provide an image bit stream conversion apparatus for carrying out proper coding control compatible with a scene momentarily having a high coding difficulty for each scene and carrying out the optimum coding processing with a small code amount.
シーン毎に瞬間的な符号化難易度の高いシーンに対応する適切な符号化制御を行い、少ない符号量で最適な符号化処理を行う画像ビットストリーム変換装置を提供する。 - 特許庁 - When a communication part of an image forming apparatus receives the image data from the image processor, the control part makes the image data bit-mapped, and controls an image forming part so as to form an image on recording paper.
画像形成装置の通信部が情報処理装置から上記画像データを受信すると、制御部は、その画像データをビットマップ化し、画像形成部を制御して画像を記録用紙に形成させる。 - 特許庁 - The ratchet unit is provided to be directly fixed to the bit through the above designing, and the bending change of the extension shaft is also combined with the one-way control of the ratchet unit.
上記の設計により、本発明ではラチェットユニットを直接ビットの組み付けに供するとともに、ラチェットユニットの一方向性制御に延長シャフトの屈曲変化を組み合わせることができる。 - 特許庁 - To provide a game machine preventing a situation of giving a disappointment to a player even if a bit pattern of a command signal is changed on a transmission passage of a command signal from a main board to a performance control board.
主基板から演出制御基板へのコマンド信号の伝送路上にてコマンド信号のビットパターンが変化しても、遊技者に失望感を与える事態を招くことのない遊技機を提供する。 - 特許庁 - Metallic ink is discharged to a first code plotting area D1 from a liquid droplet discharge head 5 and an ink droplet of the metallic ink is stuck onto the rear surface 10b of the substrate 10 on the basis of bit map data stored in a control part.
制御部に格納されたビットマップデータに基づいて、金属インクを液滴吐出ヘッド５から第１コード描画領域Ｄ１に吐出し、インク滴を基板１０の裏面１０ｂに付着させた。 - 特許庁 - When they do not match, the adjustment value change circuit 23 outputs shift control signals to the right shifters 18 and 19 and shifts the fixed decimal point data stored in the buffers 14 and 15 to the right by 1 bit.
それらが一致していない場合、調整値変更回路２３は、右シフタ１８，１９にシフト制御信号を出力し、バッファ１４，１５に格納された固定小数点データを１ビット右シフトさせる。 - 特許庁 - Also, low band control bit data for reducing the low band component of the spectrum provided in the data applied with the RLL(1,7) modulation on the specified part are recorded on each frame constituting the recording part D1-2.
また、記録部Ｄ１−２を構成する各フレームには、所定の場所にＲＬＬ（１，７）変調を施したデータが有するスペクトラムの低域成分を減少させるための低域制御ビットデータを記録する。 - 特許庁 - By this nonvolatile semiconductor storage device, the threshold can be exactly controlled when a multi-valued bit is stored in one memory cell by the especially fine threshold control.
よって、本発明の不揮発性半導体記憶装置によると、特に細かなしきい値の制御が一つのメモリセルに多値ビットを記憶させる場合に、しきい値の制御を的確に行うことができる。 - 特許庁 - Software (A) which displays information on the numerical control device itself conducts display processing, generates video signal data of the CNC screen AS, and stores them in a storage means as bit map data at predetermined update intervals.
数値制御装置自体の情報を表示するソフトウェアＡは、表示処理してＣＮＣ画面ＡＳのビデオ信号データをビットマップデータとして記憶手段に所定更新間隔で記憶する。 - 特許庁 - To easily handle data of a high bit rate and reduce such overhead as 0-insertion in an HDLC transmission control system to execute a high efficiency data transmission.
ハイビットレートのデータを容易に扱うことができるようにすると共に、ＨＤＬＣ伝送制御方式における”０”挿入のようなオーバーヘッドを少なくして、効率の高いデータ伝送を行えるようにすること。 - 特許庁 - To vanish probability of occurring pseudo synchronization in a receiver having a backward synchronization protection circuit when transmitting a bit stream by adding a header in which control information is stored to digital data having a synchronous pattern.
同期パターンを持つデジタルデータに、制御情報を格納したヘッダを付加してビットストリームを伝送する場合に、後方同期保護回路を備えた受信装置にて疑似同期が発生する確率を０にする。 - 特許庁 - The detection circuit 5 detects that the voltage of the reference bit line RBL is equal to or less than a set voltage to output a control signal for driving the sense amplifier 9 of the memory cell 11 during a reading operation.
検出回路５は、読み出し動作時に、リファレンスビット線ＲＢＬの電圧が設定電圧以下になったことを検出して、メモリセル１１のセンスアンプ９駆動用の制御信号を出力する。 - 特許庁 - In the first DA conversion section 302, a lower bit control section 330 performs a frequency dividing operation and selects a low-order current source cell 533 of a weighting current value using a 1/2^k frequency-divided clock.
第１ＤＡ変換部３０２において、下位ビット制御部３３０は、分周動作を行ない１／２＾ｋ分周クロックを使用して重付け電流値の下位電流源セル５３３を選択する。 - 特許庁 - Then, an encoder 15 performs bit allocation (many bits are allocated when an evaluation value is large, and reduced bits are allocated when an evaluation value is small) on the basis of the evaluation value to perform rate control.
そして、符号化器１５が、その評価値に基づいてビットの割り当て（評価値が大きい場合は多くのビット割り当て、評価値が小さい場合は少ないビット割り当て）を行いレート制御を行う。 - 特許庁 - The voltage control circuit 15 is configured to apply voltage pulses to the selected word lines WL and to connect a capacitor 153 of predetermined capacitance to one end of the selected one of the bit lines BL.
電圧制御回路１５は、選択されたワード線ＷＬに電圧パルスを印加し且つ選択されたビット線ＢＬの一端に所定容量のキャパシタ１５３を接続するように構成されている。 - 特許庁 - A variable DCF search control part 35 observes a bit error while varying the dispersion compensation amount of the variable DCF 22 within a range that frame synchronization establishment is confirmed to search for a range which becomes error free.
可変ＤＣＦサーチ制御部３５は、フレーム同期確立が確認された範囲内で、可変ＤＣＦ２２の分散補償量を変化させながら、ビットエラーを観測して、エラーフリーとなる範囲をサーチする。 - 特許庁 - Transmission data are redundant so as to detect an error for damaging reception data and the control means CU is constituted so as to minimize a bit error rate calculated in real time from the redundant data.
送信データは、受信データを損なうエラーを検知可能にするために冗長であり、制御手段ＣＵは前記冗長データからリアルタイムで計算されるビット誤り率を最小化するよう構成される。 - 特許庁 - In a sense amplifier part 113 that is provided in a ferroelectric memory device, first and second transistors 121 and 122 ground a first pair of sub bit lines SBL and /SBL according to a sense amplifier control signal SAR.
強誘電体メモリ装置に備えられたセンスアンプ部１１３において，第１，２トランジス１２１，１２２は，センスアンプ制御信号ＳＡＲに従って第１サブビット線対ＳＢＬ，／ＳＢＬを接地する。 - 特許庁 - Further, a second control circuit 300 closes switch circuits SW61 and SW63 to output a source voltage Vg to bit lines BL1, BL2, respectively, depending on the number of the data stored to each memory cell.
また、第２制御回路３００はスイッチ回路ＳＷ６１とＳＷ６３とをオンし、各メモリセルに記憶するデータの数に応じてビット線ＢＬ１とＢＬ２とにそれぞれソース電圧Ｖｇを出力する。 - 特許庁 - When the USB 2.0 is connected, a Highspeed mode and a Fullspeed mode is judged, and the number of output bits of preview is controlled in a transfer mode by using an output bit control circuit.
ＵＳＢ２．０接続時、ＨｉｇｈｓｐｅｅｄモードとＦｕｌｌｓｐｅｅｄモードを判断して、出力ビット制御回路を用いて転送モードによりプレビューの出力ビット数を制御する。 - 特許庁 - Then high-concentration n-type impurity regions 151 which become parts of bit lines BL are formed on a substrate 10 by performing ion implantation by using regions including the regions of the memory gates MG and control gates CG as masks.
次に、ＭＧ及びＣＧの領域を含めた領域をマスクとしてイオン注入し、基板１０上にビット線ＢＬの一部となる高濃度Ｎ型不純物領域１５１を形成する。 - 特許庁 - When the scalable font is expanded to a bit map by a rasterizing processing part 12, a control part 11 sets whether the scalable font should be subjected to boldface processing or not on the basis of input from an operation part 15.
ラスタライズ処理部１２によりスケーラブルフォントをビットマップに展開する場合、制御部１１は、操作部１５による入力に基づいて、スケーラブルフォントにボールド処理を行うか否かを設定する。 - 特許庁 - In a control firmware 6, when the occurrence of correction of an ECC1 bit error in a memory is notified from monitor parts 8 or 9, surrounding temperature of a memory at the time is obtained by a temperature monitoring part 11.
制御ファームウェア６は、メモリでＥＣＣ１ビットエラー訂正が発生したことをＥＣＣ監視部８または９から通知されると、そのときのメモリの周囲温度を温度監視部１１より得る。 - 特許庁 - Immediately after channel selection processing has started, when a tuner is unstable, stream control means estimates the identifier of a video packet from the ratio and bit rate, even when the information necessary for channel selection is not acquired.
選局処理開始直後、チューナーが不安定なときにストリーム制御手段は前記比率とビットレートにより、選局に必要な情報が未取得でも映像パケットの識別番号を推定する。 - 特許庁 - A splice controller 16 receives parameters obtained from a plurality of compression video streams and provides an output of an object bit rate of the compressed video streams based on a splice point instructed by a signal source control signal.
スプライス制御器16は、複数の圧縮ビデオ・ストリームから得たパラメータを受け、信号源制御信号により指示されたスプライス点に基づいて、圧縮ビデオ・ストリームの目標ビット・レートを出力する。 - 特許庁 - In the first DA conversion section 302, a lower bit control section 330 performs a frequency-division operation and selects a low-order current source cell 533 of a weighted current value using a (1/2^k) frequency-divided clock signal.
第１ＤＡ変換部３０２において、下位ビット制御部３３０は、分周動作を行ない１／２＾ｋ分周クロックを使用して重付け電流値の下位電流源セル５３３を選択する。 - 特許庁 - This DRAM circuit, 100 control independently magnitude of voltage difference indicated between a pair of bit line and detected by a sense amplifier 102 by a test system 200 when sensitivity of the sense amplifier 102 is decided.
本発明ＤＲＡＭ回路は、センスアンプの感度を決定する場合に、テストシステムを使用して、一対のビット線の間に表れ且つセンスアンプによって検知される電圧差の大きさを独立的に制御する。 - 特許庁 - To provide a semiconductor device which sufficiently assures security even with bit change of data of test mode control flag contained in non-volatile memories due to failure and the like, and prevents yield of manufacturing from lowering.
不揮発性メモリに格納されたテストモード制御フラグのデータが故障等によってビット変化しても、セキュリティを十分に確保し、かつ、製造の歩留まりを低下させない半導体装置を提供する。 - 特許庁 - The device includes a switch which is provided at a bit line between a memory cell and a sense amplifier and of which the conductivity varies continuously and freely, and a switch control circuit varying conductivity of the switch in accordance with an access request signal.
メモリセルとセンスアンプとの間のビット線に設けられて、導通度が連続的に変化自在なスイッチと、アクセス要求信号に応じて該スイッチの導通度を変化せしめるスイッチ制御回路とを含む。 - 特許庁 - Also, Y reading data lines on which a reading data current passes in reading data, and Y connection control sections are established by combining electrically Y bit lines and Y reading data lines per each group.
また、データ読出時に、データ読出電流が通過するＹ本の読出データ線を設けて、各グループ毎にＹ本のビット線とＹ本の読出データ線とを電気的に結合するＹ個の接続制御部を設ける。 - 特許庁 - The nonvolatile storage device provided with a plurality of bit lines 17, a plurality of word lines 18, a plurality of memory cells 15, a plurality of source lines 19, a current source 6, and a voltage control part 14 is used.
複数のビット線１７と複数のワード線１８と複数のメモリセル１５と複数のソース線１９と電流源６と電圧制御部１４とを具備する不揮発性記憶装置を用いる。 - 特許庁 - The connection keeping circuits 15, 16 include: a data register required for the instruction with the shortest data length; and an instruction register for data with the bit length being the same as that of the serial communication control parts 3, 4 being connection keeping objects.
その接続維持回路１５、１６はデータ長が最も短い命令に必要なデータレジスタと接続維持対象のシリアル通信制御部３、４と同ビット長の命令レジスタを備える。 - 特許庁 - The gate of the memory cell transistor MT0 is connected to a cell control line CGL, the drain is connected to a bit line BL0 which is a data reading line, and the source is connected to the drain of the select transistor ST0.
メモリセルトランジスタＭＴ０のゲートはセル制御線ＣＧＬと接続され、ドレインはデータ読み出し線であるビット線ＢＬ０と接続され、ソースは選択トランジスタＳＴ０のドレインと接続されている。 - 特許庁 - Thus, each node device is not required to have a routing function and a function of inserting an extracting of a specific bit of the overhead part 31 and a communication time of remote control information can be decreased.
これにより、各ノード装置でオーバーヘッド部の特定ビットの挿入および抽出する機能とルーティング機能を不要とし、さらに遠隔制御情報の通信時間を短くすることが可能となる。 - 特許庁 - A pattern conversion section 32 converts data whose basic data length is 2-bits fed to a DSV (Digital Sum Value) control bit decision/ insertion section 31 into a variable length code whose basic code length is 3-bits according to a conversion table.
パターン変換部３２は、変換テーブルに従って、DSV制御ビット決定・挿入部３１に供給された基本データ長が２ビットのデータを、基本符号長が３ビットの可変長符号に変換する。 - 特許庁 - A dot pattern of display data stored in a storing part 311 is read out by the predetermined bit by a driving control part 312, and is converted into an analogue signal and multiplexed at a D/A converting part 313.
記憶部３１１に記憶された表示データのドットパターンは駆動制御部３１２によって所定ビットづつ読み出され、Ｄ／Ａ変換部３１３でアナログ信号に変換されて多重化される。 - 特許庁 - DATA RECORDING AND REPRODUCING DEVICE, BIT MAP DATA PROCESSING METHOD OF THE DEVICE, CONTROL PROGRAM PROCESSING METHOD FOR THE DEVICE AND SET DATA PROCESSING METHOD FOR THE DEVICE
デ—タ記録再生装置、デ—タ記録再生装置におけるビットマップデ—タ処理方法、デ—タ記録再生装置における制御プログラム処理方法、及びデ—タ記録再生装置における設定デ—タ処理方法 - 特許庁
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