「Control Memory」を含む例文一覧(13720)
＜前へ 1 2 .... 210 211 212 213 214 215 216 217 218 .... 274 275 次へ＞- The audio data reproducing appliance comprises an imaging means for imaging a preset imaging area, a memory for sequentially storing image data obtained by imaging a preset area by the imaging means, a means for reproducing the audio data, and a control means for switching a reproducing state depending on results of comparing the image data consecutively stored on the memory.
所定の撮像領域を撮像する撮像手段と、記撮像手段が上記領域を撮像して得た画像データを順次記憶するメモリと、オーディオデータを再生する再生手段と、メモリに連続して記憶される２つの画像データを比較し、その比較の結果に応じて再生の状態を切り換える制御手段とを備えるオーディオデータ再生装置とする。 - 特許庁 - When encoding the P picture, a feature value prediction part 17 acquires the variance value of MB of the I or P picture that becomes the predictive image of the MB, from the featured value storage memory 19, calculates the variance value, stores it in the featured value storage memory 19, calculates quantization step size information, and sends it to the quantization control part 13.
Ｐピクチャの符号化の際には、特徴量予測部１７がそのＭＢの予測画像となるＩまたはＰピクチャのＭＢの分散値を特徴量格納メモリ１９から取得して分散値を算出し、特徴量格納メモリ１９に格納するとともに、量子化ステップサイズ情報を算出して量子化制御部１３に送る。 - 特許庁 - This is a music reproducing device 1 which reproduces music data from a memory card 2 where an identification number is written and has a system control part 7 which reads the identification number of the memory card 2 and deciphers the music data according to the identification number when judging that a copyright protecting function is not added to the music data.
識別番号が書き込まれたメモリカード２から音楽データを再生する音楽再生装置１であって、音楽データに著作権保護機能が付加されていないと判断すると、メモリカード２から識別番号を読み出して、識別番号に基づいて音楽データに暗号化処理を施すシステム制御部７を有するように構成する。 - 特許庁 - This cache controller prefetching an instruction code from a memory and storing it into the cache has: an address output part outputting a prefetch address corresponding to a comparison address when an instruction fetch address from a processor accords with the comparison address; and a load control part loading the instruction code to the cache from the outputted prefetch address of the memory.
命令コードをメモリからプリフェッチしてキャッシュに格納させるキャッシュコントローラであって、プロセッサから命令フェッチアドレスが比較アドレスに一致したときには、比較アドレスに対応するプリフェッチアドレスを出力するアドレス出力部と、出力されたメモリのプリフェッチアドレスからキャッシュに命令コードをロードするロード制御部と、を有することを特徴とするキャッシュコントローラ。 - 特許庁 - To provide a printer capable of performing contraction printing without increasing memory capacity or applying load to software by solving the subject of a conventional printer bringing about an increase in memory capacity, an increase in the control load in software and the lowering of a printing grade at the time of the contraction printing of a character or a figure.
従来の印刷装置で文字や図形を縮小印刷する場合、メモリー容量の増加、ソフトウェアでの制御負担増、印刷品位の低下を招くという課題を有しているが、本発明は、前記課題を解決しメモリー容量やソフトウェアに負担を掛けること無く縮小印刷ができる印刷装置の提供を目的とする。 - 特許庁 - When the relative position between the cartridge antenna 36 of a cartridge memory 41 in an ink cartridge 31 loaded to a cartridge loading section CC1 and a printer antenna 60 communicating with the cartridge antenna 36 is within a specified range, the control section 50 of a printer 100 reads/writes data from/into the cartridge memory 41 through these antennas.
プリンタ１００の制御部５０は、カートリッジ装着部ＣＣ１に装着されたインクカートリッジ３１が有するカートリッジメモリ４１のカートリッジアンテナ３６と、それと通信するためのプリンタアンテナ６０との間の相対的な位置が所定の範囲内にあるときに、それらを介して、カートリッジメモリ４１に対しデータの読み出し又は書き込みを行う。 - 特許庁 - A system control module of the media processing device decodes copied media data by a signal processing module by a first signal processing method when the media data of a predetermined quantity capable of decoding in a system memory module when copying the media data in the system memory module from an external storage device, and thereafter, performs copy operation of the media data as a background task.
メディア処理装置のシステム制御モジュールは、外部記憶装置からシステムメモリモジュールにメディアデータをコピーする際、デコード可能な所定量のメディアデータがシステムメモリモジュールにコピーされると、該コピーされたメディアデータを第１信号処理方式によって信号処理モジュールによりデコードさせ、以後はメディアデータのコピー動作をバックグラウンドタスクとして行う。 - 特許庁 - If the ON state of any matrix button switch in the operating section 4 is continuously detected, the control section 1 changes a relevant pixel into an intermediate color between the display color stored in the memory section 2 by said processing and a display color corresponding to the inputted matrix button switch, and stores the pixel and its display color in a predetermined area of the memory section 2.
制御部１は続けて操作部４のマトリックスボタンスイッチのＯＮ状態が検出されると、該当画素を、上記の処理でメモリ部２に記憶された表示色と入力されたマトリックスボタンスイッチに対応する表示色との中間色へと変化させ、該当画素とその表示色とをメモリ部２の予め決められた領域へと記憶する。 - 特許庁 - A display circuit part 1 constituting the display device is provided with a refresh circuit 6 for refreshing the voltage for driving pixels, namely, refreshing memory of memory elements in the pixels, and a control circuit part 11 of the display device is provided with two pairs of line memories 14, 15 capable of writing data for one line to be alternately used (for writing and reading).
表示装置を構成する表示回路部１に画素を駆動するための電圧をリフレッシュする、すなわち画素内の記憶素子のメモリリフレッシュを行うリフレッシュ回路６を設け、かつ、表示装置の制御回路部１１に一ライン分のデータの書き込みが可能な二組のラインメモリ１４、１５を具備して交互に使用（書き込み／読み出し）する。 - 特許庁 - This wrist watch is provided with a memory 106 storing a plurality of display data, a liquid crystal display 104 capable of switch-displaying a plurality of display data, and a display control part 107 selecting the display data stored in the memory 106 according to the information input and displaying the display data selected on the liquid crystal display 104.
複数の表示データを格納したメモリ１０６と、複数の表示データを切換表示可能な液晶表示器１０４と、入力された情報に応じてメモリ１０６に格納した表示データを選択し、該選択した表示データを液晶表示器１０４に表示する表示制御部１０７とを備えて腕時計を構成している。 - 特許庁 - This information storage medium includes an AV data containing an audio data and a video data, a marked-up document displayed together with the AV data, and a regeneration control information file containing a text data recorded by the data structure wherein a text capable of loading the text information on a memory is retrieved discriminatedly from a text incapable of loading the text information on the memory.
オーディオデータ及びビデオデータを含むＡＶデータと、前記ＡＶデータと共にディスプレイされるマークアップ文書と、テキスト情報をメモリへの積載が可能なテキストとメモリへの積載が不能であるテキストとに区別して検索できるデータ構造にて記録されたテキストデータが含まれている再生制御情報ファイルとを含む情報貯蔵媒体。 - 特許庁 - In the composite device for incorporating flash memory and CPU core chips 20 and 30 into one package, a CPU core 40 controls an I/O control circuit 34 to a signal connection state when the evaluation test is made, thus facilitating the evaluation test for the address and data of the flash memory and CPU core chips 20 and 30 that are laminated in the package.
フラッシュメモリチップ２０およびＣＰＵコアチップ３０を１つのパッケージに内蔵する複合デバイスにおいて、評価テスト時には、ＣＰＵコア４０が入出力制御回路３４を信号接続状態に制御するので、パッケージ内に積層されたフラッシュメモリチップ２０およびＣＰＵコアチップ３０のアドレスやデータの評価テストが容易である。 - 特許庁 - A write control circuit 104 repeats write operation with write voltage Vw until a memory cell transistor 106 is turned off by readout voltage Vr-ΔVr in a first write cycle, further, the circuit 104 repeats write operation with write voltage Vw-ΔVw until the memory cell transistor 106 is turned off by readout voltage Vr in a second write cycle.
書込制御回路１０４は、第１の書き込みサイクルでは、メモリセルトランジスタ１０６が読出電圧Ｖr −ΔＶr でオフするようになるまで、書込電圧Ｖw での書込動作を繰り返し、さらに、第２の書込サイクルでは、メモリセルトランジスタ１０６が読出電圧Ｖr でオフするようになるまで、書込電圧Ｖw −ΔＶw での書込動作を繰り返す。 - 特許庁 - When the receiver is turned on, a control part 6 acquires time information from a clock 13 reads a retrieval genre corresponding to the time slot acquired by referring to the memory 12, retrieves channel belonging to the genre read from the memory 12 and makes the channel to be received by controlling the front end 2, a baseband processing part 3 and a data separating part 4.
受信装置の電源がオンされたら、制御部６は時計１３から時刻情報を取得し、メモリ１２を参照して取得した時刻の時間帯に対応する検索ジャンルを読みだし、フロントエンド２、ベースバンド処理部３、データ分離部４を制御してメモリ１２から読み出したジャンルに属するチャネルを検索して受信させる。 - 特許庁 - This device is equipped with a magnification variation processing part 17 which varies the magnification of image data expanded in a frame memory 15 so that the number of pixels of the frame memory 15 is equal to that of a display area of a display part 20 and a control part 22 which controls power variation processing for image data by the magnification variation processing part 17.
ビデオ信号に変換する際に、フレームメモリ１５の画素数と表示部２０の表示領域の画素数とが等しくなるようにフレームメモリ１５に展開された画像データを変倍する変倍処理部１７と、変倍処理部１７による画像データに対する変倍処理を実行するか否かを制御する制御部２２、とを備える。 - 特許庁 - A control circuit 9 allows a coefficient set supply means 3 to supply a coefficient set, depending on an input field discrimination signal from a slave screen source, a read field discrimination signal from a master screen source, and positions of a write access pointer and a read pointer in an ODD field memory 6 and an EVEN field memory 7 to a reduction filter 2.
制御回路９は、子画面ソース側からの入力フィールド判別信号、親画面ソース側からの読み出しフィールド判別信号、ＯＤＤフィールドメモリ６及びＥＶＥＮフィールドメモリ７内の書き込みアクセスポインタ及び読み出しポインタの位置に応じた係数セットを、係数セット供給手段３から縮小フィルタ２に供給する。 - 特許庁 - A waveform measurement device 1 includes: an A-D conversion section 11 that converts, a signal to be measured that is input thereto via an input terminal T1 into digital signal waveform data; a waveform data memory 12 that stores the obtained waveform data; and a control section 13 that controls a display 20 so that the display can display the waveform data stored in the waveform data memory 12.
波形測定装置１は、入力端子Ｔ１を介して入力される被測定信号をディジタル信号の波形データに変換するＡ／Ｄ変換部１１、変換された波形データを記憶する波形データメモリ１２、及び波形データメモリ１２に記憶された波形データを表示部２０に表示させる制御を行う制御部１３を備える。 - 特許庁 - In the case that the instruction inputted from the outside indicates the floating point division instruction, a cache control circuit 2 discriminates whether or not the dividend and the divisor respectively corresponding to the Y operand and the Z operand are stored in a cache memory 3, and in the case that they are stored, reads and outputs a quotient stored in the cache memory 3 corresponding to them.
キャッシュ制御回路２は、外部から入力された命令コードが浮動小数点除算命令を示す場合に、Ｙオペランド及びＺオペランドにそれぞれ対応する被除数、除数がキャッシュメモリ３に記憶されているかどうかを判別し、記憶されている場合には、これらと対応付けてキャッシュメモリ３に記憶されている商を読み出して出力する。 - 特許庁 - Upon recognizing separate designation for designating print of job section data from the header 300 of print data, the control section 105 of the printer 100 designates a printer engine 101 to perform perfecting and delivers print data and job section data, read out alternately from the first memory section 106 and the second memory section 108, to the printer engine 101.
プリンタ装置１００の制御部１０５は、印刷データのヘッダ３００からジョブ区切りデータの印刷を指示するセパレート指示を認識したときは、プリンタエンジン１０１に両面印刷を指示すると共に第１メモリ部１０６と第２メモリ部１０８とから印刷用データとジョブ区切りデータとを交互に読み出して前記プリンタエンジン１０１へ出力する。 - 特許庁 - A single chip RTC 10 comprises an oscillating circuit, nonvolatile memory 22 for storing correcting data for its oscillation frequency, a RTC part 11 having a calendar function for counting the oscillation frequency while adjusting it in accordance with the correcting data supplied from the nonvolatile memory, and a control part 21 for controlling an input/output and an interior.
発振回路と、その発振周波数に対する補正データを記憶する不揮発性メモリ２２と、この不揮発性メモリから供給された補正データに基づいて調整しつつ発振周波数をカウントし、カレンダー機能を有するＲＴＣ部１１と、入出力及び内部を制御するコントロール部２１とを単一チップＲＴＣ１０を形成する。 - 特許庁 - The device also comprises a circuit comparing a fault row address stored in the memory matrix 14 with a selected row address in order to recognize a selected row address ADr and perform relieving selection of a fault row and selection of a corresponding redundant cell row at the time of recognizing validness, and configuration register comprising a matrix of a non-volatile memory cell and a control circuit.
選択した行アドレスＡＤｒを認識し、有効認識時に故障した行の選択解除および対応する冗長セル行の選択を行うために、メモリマトリックス１４に含まれる故障した行アドレスと選択した行アドレスとを比較する回路と、不揮発性メモリセルのマトリックスおよび制御回路も含むコンフィギュレーションレジスタとをさらに含む。 - 特許庁 - In the image display device compatible with DDC, there are provided one DDC compatible nonvolatile memory 11 and a control means 13 that writes, in the DDC compatible nonvolatile memory 11, EDID data for inputting image signals among the EDID data for multiple kinds of image signals, on the basis of information indicating kinds of image signals to be inputted.
ＤＤＣに対応した映像表示装置に、１個のＤＤＣ対応不揮発性メモリ１１と、入力する映像信号の種類を示す情報に基づき、複数種類の映像信号用のＥＤＩＤデータのうち、この入力する映像信号用のＥＤＩＤデータをＤＤＣ対応不揮発性メモリ１１に書き込む制御手段１３とを備える。 - 特許庁 - The non-volatile semiconductor memory device includes a memory cell, having a self-aligned two-layer gate structure which includes a gate insulating film formed on a semiconductor substrate, a first conductor 3 serving as a floating gate layer, a second conductor 7 serving as a control gate layer, and an insulation film 6 for electrically insulating the first conductor and the second conductor.
不揮発性半導体記憶装置は、半導体基板上に形成された、ゲート絶縁膜と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と前記第２の導電体を電気的に絶縁する絶縁膜６と、からなる自己整合的な二層ゲート構造を有するメモリセルを含む。 - 特許庁 - This storage device constituted of a main recording medium (hard disk drive or the like), and the nonvolatile memory (flash memory or the like) used as the cache of the main recording medium, is provided with a block control part for dividing a cache area into a fixed area and a nonfixed area depending on fixation of the data and for changing dynamically blocks allocated to the respective areas.
主記録媒体（ハードディスクドライブ等）、及び主記録媒体のキャッシュとして使われる不揮発性メモリ（フラッシュメモリなど）より構成される保存装置において、キャッシュ領域をデータの固定如何によって固定領域及び非固定領域に分け、これら各領域に割当てるブロックを動的に変更する、ブロック管理部を備える。 - 特許庁 - In the drawing processing part 22, waveform data of a display processing object is stored in a waveform memory, and waveform display data according to the instructed "position or direction for catching a waveform" is rapidly formed by recalculation using the waveform data of the waveform memory according to the control signal, and an intended waveform is displayed using this data.
描画処理部２２においては、表示処理対象の波形データは波形メモリに記憶保持しており、制御信号に応じて、波形メモリの波形データを用い、再計算を行って、指示された「波形を捉える位置や方向」に応じた波形表示データを迅速に形成し、これを用いて目的とする波形を表示できるようにする。 - 特許庁 - A recording control part 8 extracts various vehicle information recorded in a volatile memory 6 with each different form between the case where an ignition switch 20 is switched off after normal traveling in which collision of a vehicle is not determined and the case where collision of the vehicle is determined, and records the extracted vehicle information selectively into a nonvolatile memory 7.
記録制御部８は、揮発性メモリ６に記録されている各種車両情報を、車両の衝突が判定されていない通常走行後にイグニッションスイッチ２０がオフされたときと、車両の衝突が判定されたときとで異なる形式で抽出し、抽出した車両情報を選択的に不揮発性メモリ７に記録する。 - 特許庁 - This dual mode address generator comprises inputs that receive a current address A, an address offset M, a buffer length L, and a control signal; and logic configured to compute a first memory address for a buffer with an implied lower boundary and a second memory address for a buffer with an implied higher boundary response to the A, M, and L.
現在アドレスＡ、アドレスオフセットＭ、バッファ長Ｌおよび制御信号を受信する入力と、Ａ、Ｍ、およびＬに応じて、暗示下限境界を有するバッファの第１のメモリアドレスと暗示上限境界を有するバッファの第２のメモリアドレスとを計算するように構成された論理とを含むデュアルモードアドレス生成器が提供される。 - 特許庁 - When a still picture display signal for instructing that the still picture is displayed is input from outside, as a picture memory 102 is used for extending processing, a picture memory control circuit 104 stops using it for storing a digital picture data of one frame portion output from an A/D converting circuit 100 until the completion of the extending processing.
画像メモリ制御回路１０２は、外部から静止画像を表示することを指示する静止画像表示信号が入力されたときには、画像メモリ１０２を伸長処理に使用するため、該伸長処理が終了するまでの間、Ａ／Ｄ変換回路１００から出力される１フレーム分のデジタル画像データの記憶に使用することを停止する。 - 特許庁 - A memory equipped with a telephone set circuit stores names, telephone numbers, and groups (classification data) to which telephone opposite parties belong as to each of a plurality of the telephone opposite parties in cross-reference with each other, a system control section 121 reads all the groups (classification data) from the memory 122 and displays them onto an input display apparatus 101.
電話機回路に装備されたメモリ122には、複数人の電話相手の夫々について、氏名と、電話番号と、その電話相手が属するグループ（分類データ）とが互いに関連づけて記憶されており、電話番号の検索時に、システム制御部121は、メモリ122から全てのグループ（分類データ）を読み出し、入力表示装置101に表示させる。 - 特許庁 - The functions of the large-capacity recorder are improved by providing a circulating memory having an information delaying function, an information spread function, and a data position changing function so that prerecording, frame control and reproduction, scramble edition, etc., absorbing the drive actuating time of the recorder is performed by performing access to the recorder through the memory.
循環メモリを設け、その循環メモリを経由して大容量記録装置をアクセスし、循環メモリに情報遅延機能、情報展開機能、データ位置変更機能を持たせ、これにより大容量記録装置の駆動立上時間を吸収したプレ記録、フレーム制御再生、スクランブル編集等を行い大容量記録装置の機能向上を図るものである。 - 特許庁 - The read circuit 30 has a sense amplifier circuit 40 to detect a data value stored in a memory cell transistor 10 based on a current Icell flowing in the memory cell transistor 10 and a reference current Iref flowing in a dummy cell transistor 20, and a voltage control circuit 60 to supply a 1st voltage V1 to the gate of the dummy cell transistor 20.
読み出し回路３０は、メモリセルトランジスタ１０に流れる電流Ｉｃｅｌｌとダミーセルトランジスタ２０に流れる基準電流Ｉｒｅｆとに基づいて、メモリセルトランジスタ１０に格納されたデータ値を検出するセンスアンプ回路４０と、ダミーセルトランジスタ２０のゲートに第１電圧Ｖ１を供給する電圧制御回路６０とを備える。 - 特許庁 - In the test circuit of the device 400 equipped with the nonvolatile memory 402, an external reset control section 410 generates an internal reset signal 414 by masking the external reset signal 222 for a predetermined period, and a CPU 401 controls an execution of a self-testing and a write of this test result to the nonvolatile memory 402 based on the internal reset signal 414.
不揮発性メモリ４０２を備えたデバイス４００のテスト回路であって、外部リセット制御部４１０は外部リセット信号２２２を所定の期間マスクして内部リセット信号４１４を生成し、ＣＰＵ４０１は内部リセット信号４１４に基づいて、自己試験の実行とその結果の不揮発性メモリ４０２への書き込みとを制御する。 - 特許庁 - The delay measurement information termination circuit 11a terminates the loopback timer value and a loopback delay amount from the data received from the opposite side, a delay measurement arithmetic section 13 calculates a transmission line delay time of its own system on the basis of the terminated values, ensures a buffering capacity of the elastic memory 12 equivalent to the delay time and carries out write/read control of the elastic memory 12.
遅延測定情報終端回路１１ａは対向側から受信したデータの中から折返タイマ値、折返遅延量を終端し、その値を基に遅延測定演算部１３で自系の伝送路遅延時間を演算し、その遅延時間に相当するエラスティックメモリ１２のバッファリング容量を確保し、エラスティックメモリ１２の書込み、読出し制御を行う。 - 特許庁 - This circuit is provided with a memory cell array comprising redundant elements used for replacement of a defective element, a decoder circuit performing row and column selection of this memory cell array, and a replacement control circuit storing defective address, performing detection of coincidence between an inputted address and a defective address and controlling the decoder circuit so that the defective element is replaced by a redundant element.
不良エレメントの置換に用いられる冗長エレメントを含むメモリセルアレイと、このメモリセルアレイの行列選択を行うデコーダ回路と、不良アドレスを記憶し、入力されたアドレスと不良アドレスの一致検出を行って不良エレメントを冗長エレメントで置き換えるべく前記デコード回路を制御する置換制御回路とを備える。 - 特許庁 - In the cases that the track jump of the pickup 2 is performed and the interleaving of the data stored once in the ring buffer memory 5 is decoded, a control circuit 6 controls reading and writing pointers to the ring buffer memory 5, and it reads the data having decoded the interleaving, and supplies them to a decoding part 20 at an output rate of the input rate or less.
ピックアップ２のトラックジャンプが実行された場合と、リングバッファメモリ５に一旦記憶されたデータのインターリーブを復号する場合、制御回路６は、リングバッファメモリ５に対する読み出しポインタ、および書き込みポインタを制御する一方、インターリーブを復号したデータを、リングバッファメモリ５から読み出し、入力レート以下の出力レートで、デコード部２０に供給する。 - 特許庁 - The control circuit controls an erasing verification operation for verifying that the threshold value of the nonvolatile memory cells is moved into the first threshold value distribution with the use of an erasing verification level as an index and a writing verification operation for verifying that the threshold value of the nonvolatile memory cells is moved into the second threshold value distribution with the use of a writing verification level as an index.
制御回路は、不揮発性メモリセルのしきい値が第１のしきい値分布内に移動したことを消去ベリファイレベルを指標として確認する消去ベリファイ動作、不揮発性メモリセルのしきい値が第２のしきい値分布内に移動したことを書き込みベリファイレベルを指標として確認する書き込みベリファイ動作を制御する。 - 特許庁 - The memory control code output section 131 obtains a code word with a smaller DSV square operation integral value from a code word memory 124 or 125 on the basis of a supplied comparison result as a code word sequence comprising the code word supplied in succession to a synchronous word and outputs the obtained code sequence as a digital modulation signal subjected to (p-q) modulation.
メモリ制御符号出力部１３１では、供給された比較結果を基にしてＤＳＶ二乗演算積算値の小さい方の符号語を符号語メモリ１２４又は１２５より、同期語に続いて供給された符号語よりなる符号語系列として得、その得られた符号化系列をｐ−ｑ変調されたディジタル変調信号として出力する。 - 特許庁 - In a keyless entry system 100, a CPU 154 of an ECU 150 and a CPU 124 of a remote control key 120 switch a function expression F1 defined in a first function expression data D1 recorded in a memory 126, and the function expression F1 defined in the first function expression data D1 recorded in a memory 156 to new function expressions F2, respectively.
キーレスエントリシステム１００では、ＥＣＵ１５０のＣＰＵ１５４及びリモコンキー１２０のＣＰＵ１２４が、メモリ１２６に記録された第１関数式データＤ１に規定される関数式Ｆ１及びメモリ１５６に記録された第１関数式データＤ１に規定される関数式Ｆ１を、それぞれ新たな関数式Ｆ２に切り替える。 - 特許庁 - A data transmission control switching part 18 generates the address of an image memory 12 for reading CMYK image data in a plane sequence when the decision result indicates the engine is a 4-cycle engine, and divides an image bus into four and generates the address of the image memory 12 for reading the CMYK image data in a dot sequence divisionally by 2 bits when the judged result is a tandem engine.
データ送信制御切替部１８は、判定結果が４サイクルエンジンであったときには、ＣＭＹＫの画像データを面順次で読み出すための画像メモリ１２のアドレスを生成し、タンデムエンジンであったときには画像バスを４分割し、ＣＭＹＫの画像データを２ビットずつ分割して点順次で読み出すための画像メモリ１２のアドレスを生成する。 - 特許庁 - A control part 9 decides compression start timing by a compression/expansion part 8 based on power necessary for compressing data by controlling the compression/expansion part 8 in order to set at least one memory block as a free memory block and power necessary for backing up the DRAM 5 in a state that the data are compressed under the consideration of the predicting/correcting environmental temperature.
制御部９は、予測・補正環境温度を加味して、少なくとも１つのメモリブロックが空きメモリブロックとなるように圧縮伸張部８を制御してデータ圧縮するのに必要な電力と、そのデータ圧縮後の状態でＤＲＡＭ５をバックアップするのに要する電力とに基づいて、圧縮伸張部８による圧縮開始タイミングを定める。 - 特許庁 - When the memory package 2 is disconnected, the disconnected state is detected, and the reset side of the latching relay 3 in the control circuit 1 is driven by a battery by an one shot circuit 4 to be operated by the battery for driving the relay in a fixed time so that the latch of the DC/DC converter 5 in the memory package 2 to the ON state can be released.
メモリパッケージ２の接続が未接続となった場合、未接続状態を検知し、一定期間リレーを駆動するためにバッテリで動作するワンショット回路４によって、バッテリで制御回路１内のラッチングリレー３のリセット側を駆動することで、メモリパッケージ２内のＤＣ−ＤＣコンバータ５のＯＮ状態へのラッチを解除する。 - 特許庁 - When picture data is supplied from the host PC 110, the picture data is supplied to the laser driver 19 through the buffer memory 36, a control section 16, a FIFO memory 34, and a drive pulse generating section 35, laser beam irradiation corresponding to the picture data is performed, and a visible picture is formed on a color change layer 205 of the optical disk 200.
一方、ホストＰＣ１１０から画像データが供給された場合、その画像データがバッファメモリ３６、制御部１６、ＦＩＦＯメモリ３４および駆動パルス生成部３５を介してレーザドライバ１９に供給され、画像データに対応したレーザ光照射が行われ、光ディスク２００の変色層２０５に可視画像が形成される - 特許庁 - To prevent the erroneous trying of program verification operation and the like and the reduction of the speed of a flash memory device when program verification operation and the like are performed after delay previously set, in an execution method of program verification operation and erasion verification operation, a control circuit for a detecting time, and a flash memory device.
プログラム検証動作および消去検証動作の実施方法、検出時間制御回路およびフラッシュメモリデバイスに関し、予め設定された遅延後にプログラム検証動作等を実施する場合に、プログラム検証動作等が誤って試行されたりフラッシュメモリデバイスの速度が低下したりするのを防止することを目的とする。 - 特許庁 - A source region 2 and drain region 3 are formed apart from each other in a surface layer section of a substrate 1 of a memory cell transistor in a memory cell and a floating gate electrode 7 is arranged through a tunnel insulating film 6 on the substrate 1 and a control gate electrode 9 is arranged through an inter-gate layer insulating film 8 on this electrode 7.
メモリセルでのメモリセルトランジスタにおいて基板１の表層部にソース領域２およびドレイン領域３が離間して形成され、基板１の上にトンネル絶縁膜６を介してフローティングゲート電極７が配置されるとともに、フローティングゲート電極７の上にゲート層間絶縁膜８を介してコントロールゲート電極９が配置されている。 - 特許庁 - This memory system 1 includes: a nonvolatile memory 10 having a plurality of blocks each of which is a unit of data erasure; a measurement part 31 for measuring erasure time when data of each block are erased; and a block control part 30 for writing data supplied from at least the outside into a first block in an empty state of the oldest erasure time.
メモリシステム１は、データ消去の単位であるブロックを複数個有する不揮発性メモリ１０と、各ブロックのデータが消去された消去時期を計測する計測部３１と、少なくとも外部から供給されるデータを、空き状態でありかつ消去時期が最も古い第１のブロックに書き込むブロック制御部３０とを含む。 - 特許庁 - The vehicle control device compares magnitudes of the lifting height positions stored in the memory regions to decide a size relation, assigns magnitude relation data to each of the memory regions based on the decision result, and displays the lifting height symbols H2, H4 and H6 corresponding to the assigned magnitude relation data in the information display regions RA to RC.
そして、車両制御装置は、メモリ領域に記憶された揚高位置の大小を比較して大小関係を判定し、該判定結果に基づいて大小関係データを各メモリ領域に割り当てるとともに、割り当てた大小関係データに対応する揚高シンボルＨ２，Ｈ４，Ｈ６を情報表示領域ＲＡ〜ＲＣに表示させるようになっている。 - 特許庁 - A control unit 21 recognizes information about the image data to be transmitted and received, determines an image data format for storing the data in the memory 16 attached on the unit 15 on the basis of the result of recognition, and stores the image data to be transmitted and received in the memory 16 attached on the unit 15 in the determined data format.
制御部２１は、送受信される画像データに関する情報を認識し、その認識結果に基づいて記録・読取部１５に装着された外部メモリ１６に保存する際の画像データ形式を決定し、決定されたデータ形式で記録・読取部１５に装着された外部メモリ１６に送受信される画像データを保存する。 - 特許庁 - The motion compensation circuit 50 includes a memory circuit 120 that stores reproduction image data, an output address control circuit 160 that generates an output address signal, and a data output circuit 200 that generates image output data by adding periodically dummy data to the reproduction image data outputted from the memory circuit 120 in response to the output address signal.
動き補償回路５０は、再生画像データを保持するメモリ回路１２０と、出力アドレス信号を発生する出力アドレス制御回路１６０と、出力アドレス信号に応じてメモリ回路から出力される再生画像データに周期的にダミーデータを付加して画像出力データを発生するデータ出力回路２００とを含む。 - 特許庁 - In this image forming device, an image processing control part 11 preprocesses a format image stored on a hard disk 12 and stores the processed format image in a page memory 13, a scanner 22 sequentially reads original images, and the preprocessed format image and the original images are combined and stored in the memory 13 and printed out through a printer part 14.
画像処理制御部１１が、ハードディスク１２に格納されているフォーマット画像を前処理してページメモリ１３に格納し、この前処理したフォーマット画像と、スキャナ部２２で原稿画像を順次読み取り、前処理したフォーマット画像とこの原稿画像とを合成してページメモリ１３に格納し、プリンタ部１４を介して印刷出力する画像形成装置である。 - 特許庁 - A control unit 11 writes, when a block for rewrite in the memory 12 is a defective block when rewriting the software per block on the basis of difference data for software update, the difference data in the block of an alternative area of the memory 12, and writes a logical block number of the block for rewrite in the spare area of the alternative block.
制御部１１は、ソフトウェア更新用の差分データを基にブロック単位でソフトウェアの書き換えを行う際、メモリ１２内の書き換え対象ブロックが不良ブロックである場合、メモリ１２の代替領域のブロックに差分データを書き込むと共に、この代替ブロックのスペア領域に書き換え対象ブロックの論理ブロック番号を書き込む。 - 特許庁
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