「DMOS」を含む例文一覧(112)
＜前へ 1 2 3 次へ＞- To provide a DMOS transistor the on-resistance of which can be improved without lowering its withstand voltage and a method of manufacturing the transistor.
耐圧の低下を招くことなくオン抵抗の改善が実現されるＤＭＯＳ型トランジスタ及びその製造方法を提供する。 - 特許庁 - To provide a trench DMOS field-effect transistor and its manufacturing method by which the capacitance between drain and gate can be reduced.
ドレイン・ゲート間容量を低減させることが可能なトレンチ型ＤＭＯＳ電界効果トランジスタ及びその製造方法を実現する。 - 特許庁 - The P-channel lateral DMOS transistor 5 as an output transistor is installed across an input terminal 1 and an output terminal 3.
入力端子１と出力端子３との間に出力トランジスタとしてのＰチャネル型横形ＤＭＯＳトランジスタ５が設けられている。 - 特許庁 - To provide a semiconductor device in which a logic-system CMOS transistor and a power DMOS transistor have optimum structures respectively.
ロジック系ＣＭＯＳトランジスタおよびパワー系ＤＭＯＳトランジスタのそれぞれが最適な構造を有する半導体装置を提供する。 - 特許庁 - A non-DMOS late gate oxide and overlying conductive polysilicon gate are formed after the source and base regions have been diffused.
非ＤＭＯＳのレートゲート酸化物および上にある伝導性のポリシリコン酸化物を、ソースおよびベース領域を拡散した後に形成する。 - 特許庁 - To provide the method of manufacturing a DMOS transistor that decreases work time while maintaining its reliability and reduces its manufacturing cost.
信頼性を維持しながら工数削減を実現しつつ製造コストを低減するＤＭＯＳ型トランジスタの製造方法を提供する。 - 特許庁 - Althrough NOMS 1 and DMOS (depression-type NMOS) 2 being connected to a data cell row 30A in series as a memory cell allow a cell current Icell to flow, the NMOS 1 and DMOS 2 are alternately connected to current paths 30-1 and 30-2 for generating a reference current Iref.
データセル列３０Ａに直列にメモリセルとして接続されたＮＭ０Ｓ１及びＤＭ０Ｓ（デプレッション型のＮＭ０Ｓ）２は、セル電流Ｉcellを流すが、参照電流Ｉref を生成する電流パス３０−１及び３０−２には、ＮＭ０Ｓ１及びＤＭ０Ｓ２が交互に接続されている。 - 特許庁 - Thus, the inside of the second groove can also contribute as an effective area of the DMOS capacity element formed in the capacity area, so that the occupation area of the DMOS capacity element on the semiconductor substrate can be greatly reduced while keeping a constant capacity.
容量領域に構成されるＤＭＯＳ容量素子の有効面積として、第２の溝の内部も寄与することができることで、一定の容量を保ちつつ半導体基板上に占める、ＤＭＯＳ容量素子の占有面積を大幅に小さくすることができる。 - 特許庁 - To provide a horizontal type short channel DMOS, low in gate resistance and on resistance while being excellent in high-speed switching characteristics and current driving characteristics.
ゲート抵抗およびオン抵抗が低く、高速スイッチング特性および電流駆動特性に優れた横型短チャネルＤＭＯＳを提供する。 - 特許庁 - To realize a method for manufacturing a DMOS transistor having small variation in threshold voltage by a method wherein ions are restrained from diffusing long in the lateral direction.
横方向拡散長を抑制することにより、しきい値電圧のバラツキが小さいＤＭＯＳトランジスタの製造方法を提供する。 - 特許庁 - To provide a lateral short channel DMOS having low gate resistance and on resistance and exhibiting excellent high speed switching characteristics and current drive characteristics.
ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供する。 - 特許庁 - To provide a method of predicting subjective quality ratings of video sequences by taking into account compression at both extremes of the subjective quality ratings and nonlinearity unique to DMOS (Difference Means Opinion Scores) values.
スケールの両端での圧縮や、ＤＭＯＳ値固有の非直線性を考慮して、ビデオ・シーケンスの主観的品質評価を予測する。 - 特許庁 - To provide a horizontal short channel DMOS which is excellent in high speed switching characteristics and current driving characteristics for reducing a gate resistance and an on-resistance.
ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供する。 - 特許庁 - In the gate oxidized film etching work of the other MOS transistor, the sidewall insulating film 18 protects the gate oxide film 13 of the DMOS-type transistor.
他のＭＯＳトランジスタのゲート酸化膜エッチング加工では、側壁絶縁膜１８がＤＭＯＳ型トランジスタのゲート酸化膜１３を保護する。 - 特許庁 - To provide a semiconductor device having a horizontal DMOS, wherein the gate width per unit area is increased, while the breakdown strength is improved.
単位面積当りのゲート幅を増大させると共に、耐圧を向上させ得る横型ＤＭＯＳを有する半導体装置を提供する。 - 特許庁 - An Nch-DMOS(N-channel double diffusion metal oxide semiconductor) ND1 of common gate configuration is used for a high breakdown voltage resistor to transfer the current signal to a low side.
その電流信号を、ゲート接地構成のＮｃｈ−ＤＭＯＳトランジスタＮＤ１を高耐圧抵抗として用いてローサイドに伝達する。 - 特許庁 - TRENCH TYPE DMOS TRANSISTOR MANUFACTURED BY RELATIVELY SMALL NUMBER OF MASKING PROCESSES AND HAVING THICK OXIDE LAYER IN DISTAL REGION, AND ITS MANUFACTURING METHOD
比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ＤＭＯＳトランジスタとその製造方法 - 特許庁 - To keep a capacity constant when forming a DMOS capacity, and to reduce the occupation area of a capacity element occupying a semiconductor substrate.
ＤＭＯＳ容量を形成する上で、ある一定の容量を保ちつつ、半導体基板上に占める容量素子の占有面積を縮小する。 - 特許庁 - To provide an LDD lateral DMOS transistor in a lightly-doped epitaxial layer of a first conductivity above a substrate of the same conductivity.
ＬＤＤラテラルＤＭＯＳトランジスタは、第１の導電型式の基板上の第１の導電型式の低濃度に注入されたエピタキシャル層内に提供される。 - 特許庁 - To provide a semiconductor device and method for manufacturing it, wherein the threshold voltage of a DMOS transistor is easily controlled while a bi-polar transistor is readily speeded up.
ＤＭＯＳトランジスタのしきい値電圧の制御が容易で、かつバイポーラトランジスタの高速化の容易な半導体装置およびその製造方法を提供する。 - 特許庁 - In the transistor array, an epitaxial layer is formed on a semiconductor substrate, and n double diffusion DMOS transistors (Trs) are horizontally arranged on the epitaxial layer.
このトランジスタアレイは、半導体基板上にエピタキシャル層が形成され、エピタキシャル層にｎ個の二重拡散トランジスタＤＭＯＳ Ｔｒ．が横に配列される。 - 特許庁 - The inverting circuit 10 receives the control signal S1, inverts the received control signal S1 to produce the control signal S2 and gives the control signal S2 to the DMOS 7.
反転回路１０は、制御信号Ｓ１を入力し、この入力した制御信号Ｓ１を反転して制御信号Ｓ２を生成してDMOS７に与える。 - 特許庁 - To provide a method for manufacturing a semiconductor device capable of deciding a drift region in a self-aligned manner and of including a DMOS transistor of small on-state resistance.
ドリフト領域を自己整合的に決定することができ、オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置の製造方法を提供することを目的とする。 - 特許庁 - A reversely conductive (P-type) P+W layer 4 is formed the surface of an n-type epitaxial layer 2, and the DMOS transistor 70 is formed in the (P+W) layer 4.
Ｎ型のエピタキシャル層２の表面に逆導電型（Ｐ型）のＰ＋Ｗ層４を形成し、当該Ｐ＋Ｗ層４内にＤＭＯＳトランジスタ７０を形成する。 - 特許庁 - To provide a DMOS transistor which is manufactured in the relatively small number of masking processes and improves a process controllability and a stability of a breakdown voltage, and its manufacturing method.
比較的少ない数のマスキング工程で製造される、プロセス制御性及び降伏電圧の安定性を改善したＤＭＯＳトランジスタと、その製造方法を提供する。 - 特許庁 - To obtain a semiconductor device on which a bipolar transistor and a DMOS transistor are mounted under mixed state, and which is improved in high-frequency performance; and to provide the manufacturing method of the same.
バイポーラトランジスタとＤＭＯＳトランジスタとが混載された半導体装置に関して、高周波性能が向上された半導体装置及びその製造方法を得る。 - 特許庁 - As a result, the strength against the electrostatic discharge can be improved, because an electric current flows almost uniformly through whole of the DMOS transistor without converging.
これにより、電流集中が無くなり、電流はＤＭＯＳトランジスタの全体にほぼ均一に流れるようになるため、静電破壊強度を向上させることができる。 - 特許庁 - An ESD protection circuit 8 includes a clamping circuit 9, Zener diodes 10 and 11, a transistor 12 includes a DMOS, a transistor 13 including an IGBT and resistors 14 and 15.
ＥＳＤ保護回路８は、クランプ回路９、ツェナーダイオード１０，１１ＤＭＯＳからなるトランジスタ１２、ＩＧＢＴからなるトランジスタ１３、抵抗１４，１５から構成されている。 - 特許庁 - To enhance a source-drain breakdown voltage at turning off of a transistor, while reducing the leakage current, when a body layer is formed through oblique ion implantation in a DMOS transistor.
ＤＭＯＳトランジスタにおいて、斜めイオン注入によりボディ層を形成する際に、リーク電流を低減するとともに、トランジスタのオフ時のソースドレイン間耐圧を向上する。 - 特許庁 - To provide a semiconductor device for operating a plurality of DMOS transistors distributed and formed on a semiconductor substrate without breakdown and a method for manufacturing the semiconductor device.
半導体基板上に分布して形成された複数のＤＭＯＳトランジスタが破壊されることなく動作可能な半導体装置及びその製造方法を提供する。 - 特許庁 - N+ source regions 31 are respectively formed in the surface of the regions 30, and polysilicon gate electrodes 32 are respectively formed on the channel parts 30b to set each of the regions 30 as a DMOS element.
Ｐ型拡散領域３０の表面にＮ＋型ソース領域３１を形成し、チャンネル部３０ｂ上にポリシリコンゲート電極３２を形成してＤＭＯＳ素子とする。 - 特許庁 - To provide a method and a structure in which the vertical type DMOS as a typical high voltage operation transistor is effectively subjected to element separation, and at the same time, drain-source on-resistance is decreased.
高電圧動作トランジスタとして代表的な縦型ＤＭＯＳを効果的に素子分離すると同時にドレーン・ソースオン抵抗を減少させる方法と構造とを提供する。 - 特許庁 - A highly-doped buried layer of the first conductivity is provided under the LDD lateral DMOS transistor to relieve crowding of electrical equipotential distribution beneath the silicon surface.
第１の導電型式の高濃度に注入された埋込み層は、ＬＤＤラテラルＤＭＯＳトランジスタで、シリコン表面下の多数の等電位分布を除去することによって提供される。 - 特許庁 - To fully suppress a ringing phenomenon at a substrate for an ink jet head which uses a high-speed switching element such as a DMOS transistor as a switch to a heating element.
発熱体に対するスイッチとしてＤＭＯＳトランジスタのような高速スイッチ素子を用いたインクジェットヘッド用基体において、リンギング現象を十分に抑制できるようにする。 - 特許庁 - The semiconductor protecting device 1 is equipped with a surge protecting circuit 7 which clamps the surge voltage by a DMOS transistor 13 and a capacitor element 9 connected to the surge protecting circuit 7 in parallel.
半導体保護装置１は、ＤＭＯＳトランジスタ１３によりサージ電圧をクランプするサージ保護回路７、およびサージ保護回路７に並列に接続されたコンデンサ素子９を備える。 - 特許庁 - An oscillator 1 comprises an active element, e.g. a tunnel diode or a DMOS transistor, operating with a voltage lower than the lowest operable input DC voltage of the DC-DC converter.
ＤＣ−ＤＣコンバータの動作可能最低入力直流電圧より低い電圧で動作するトンネルダイオードやＤＭＯＳトランジスタ等の能動素子で発振器１を構成する。 - 特許庁 - To provide an inverse level shift circuit at a low cost with excellent reliability without using a Pch-DMOS(P-channel Double diffusion Metal Oxide Semiconductor) transistor that is configured on the same semiconductor substrate as a level shift circuit.
Ｐｃｈ−ＤＭＯＳトランジスタを使用せず、かつ、レベルシフト回路と同一半導体基板上に構成することで低コストで信頼性に優れた逆レベルシフト回路を提供する。 - 特許庁 - To totally remove a reverse-direction current and to minimize the bias current of a protection circuit by using an additional MOS transistor to switch off a second DMOS protection transistor during the period under 'below ground' condition.
「接地より下」発生又は偶発的接地切断の過渡的期間中における逆方向電流をほぼ完全に除去すると共に保護回路のバイアス電流を最小とさせる。 - 特許庁 - To provide a trenched DMOS transistor having a deep diffusion region which minimizes a region required to provide the deep body diffusion region having a sufficient depth.
十分な深さを有する深いボディ拡散領域を設けるために必要とされる領域を最小化する、深い拡散領域を有するトレンチ形ＤＭＯＳトランジスタを提供する。 - 特許庁 - A drain layer 110 for DMOS is formed in such a way that the layer 110 is separated from the electrode 106 on the other side of the electrode 106C on the layer 101.
エピタキシャル層１０１におけるＤＭＯＳ用ゲート電極１０６Ｃの他方側に、ＤＭＯＳ用ドレイン層１１０をＤＭＯＳ用ゲート電極１０６Ｃから離れるように形成する。 - 特許庁 - This semiconductor device is so constituted as to prevent the insulation breakage of the gate insulating film of an internal DMOS element, by extending the drain region of the DMOS element out of the element so as to make an extension 16, forming a back gate extension 20 extended likewise along the drain extension 16, and bypassing the surge current by static electricity applied to an external connection pad 14.
ＤＭＯＳ素子のドレイン領域を素子外部に延長して延長部１６とし、同様に延長して形成されたバックゲート延長部２０をドレイン延長部１６に沿って形成し、外部接続パッド１４に印加された静電気によるサージ電流をバイパスして流し、内部のＤＭＯＳ素子のゲート絶縁膜の絶縁破壊を防止するように構成する。 - 特許庁 - In one embodiment the family includes a 5V CMOS pair, a 12V CMOS pair, a 5V NPN, a 5V PNP, several forms of a lateral trench MOSFET, and a 30V lateral N-channel DMOS.
一実施例では、この一群は、５ＶのＣＭＯＳペア、１２ＶのＣＭＯＳペア、５ＶのＮＰＮ、５ＶのＰＮＰ、いくつかの形状の横型トレンチＭＯＳＦＥＴ、および３０Ｖ横型Ｎ−チャネルＤＭＯＳを含む。 - 特許庁 - To reduce the number of fabrication steps by performing isolation without forming a buried layer when a DMOS transistor is formed in a second conductivity type semiconductor layer on a first conductivity type semiconductor substrate.
第１導電型の半導体基板上の第２導電型半導体層にＤＭＯＳトランジスタを形成する場合において、埋込層を形成せずに素子分離を行い、製造工程数を削減する。 - 特許庁 - A discharge circuit 40 is configured including NMOS transistors N4-N6 for discharge, an NMOS transistor N7 for potential compensation, and a DMOS transistor D2 for lowering the potential of wiring G by coupling capacitance.
放電回路４０が、放電用のＮＭＯＳトランジスタＮ４〜Ｎ６、電位補償用のＮＭＯＳトランジスタＮ７、及びカップリング容量により配線Ｇの電位を引き下げるＤＭＯＳトランジスタＤ２を含んで構成されている。 - 特許庁 - To provide a DMOS device and a method for manufacturing the same which can reduce the number of ion implantation processes, by simultaneously forming well regions and drift diffusion regions, in a low-voltage transistor region.
低電圧領域のウェル領域とドリフト拡散領域とを同時に形成してイオン注入工程の数を短縮することで、工程の単純化を達成できるＤＭＯＳ素子及びその製造方法を提供する。 - 特許庁 - Gate electrodes 40a and 40b are formed on the channel regions 38a and 38b through the intermediary of a gate insulating layer respectively, and two N-channel DMOS transistors having the drain diffusion layer in common are formed.
各チャネル領域３８ａ，３８ｂ上にはゲート絶縁膜を介してそれぞれのゲート電極４０ａ，４０ｂが形成されて、ドレイン拡散層を共通とする２つのＮチャネルＤＭＯＳトランジスタが構成されている。 - 特許庁 - The DMOS transistor contains an n^+ diffusion layer 21d as a source, a p-type diffusion layer 17e as a back gate region, and an n-type diffusion layer 67 in a low concentration as a drain and an n^+ diffusion layer 21e in a high concentration.
ＤＭＯＳトランジスタは、ソースとなるｎ^＋拡散層２１ｄと、バックゲート領域となるｐ型拡散層１７ｅと、ドレインとなる低濃度のｎ型拡散層６７および高濃度のｎ^＋拡散層２１ｅとを含む。 - 特許庁 - To provide a BiCDMOS structure implementing all of a DMOS (doubly diffused metal oxide silicon) power circuit, a CMOS (complementary metal oxide silicon) digital logic circuit and a complementary bipolar analog circuit on a single integrated circuit chip and a method of manufacturing the same.
ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。 - 特許庁 - The trench type DMOS transistor is manufactured by using seven masking processes, and one of the processes defines a p+ type deep main body region and forms an active region of the transistor in which its mask is formed in a LOCOS process.
トレンチ型ＤＭＯＳトランジスタを７つのマスキング工程を用いて製造するが、その工程の１つで、Ｐ＋型の深い本体領域が画定され、ＬＯＣＯＳ工程によりマスクを形成されたトランジスタのアクティブ領域が形成される。 - 特許庁 - In this switch circuit, the gates and sources of DMOS transistors DM1 and DM2 are connected with each other, and when a transistor DM3 is turned on, and driving currents are allowed to run through a resistance R1 connected between the gates and sources, the transistors DM1 and DM2 are turned on.
ＤＭＯＳトランジスタＤＭ１、ＤＭ２のゲート同士およびソース同士を接続し、トランジスタＤＭ３をオンしてゲート・ソース間に接続された抵抗Ｒ１に駆動電流を流すと、トランジスタＤＭ１、ＤＭ２がオンする。 - 特許庁
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