「Dynamic logic」を含む例文一覧(71)
＜前へ 1 2- To provide a silicon-on-insulator (SOI) method with a pattern for manufacturing a composite integrated circuit having both of a logic circuit part and a buried dynamic random access memory (DRAM) array part.
論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイ部分の両方を有する複合集積回路を製作するパターン付きシリコンオンインシュレータ（ＳＯＩ）方法を提供する。 - 特許庁 - A dynamic logic circuit (30) is provided with a precharge node (30_PN) that is precharged to a precharge voltage (V_DD) during a precharge phase, and conditional discharge paths (30L, 30_DT) connected to the precharge node.
ダイナミック論理回路（３０）は、プリチャージ相の間にプリチャージ電圧（Ｖ_DD）にプリチャージされるプリチャージノード（３０_PN）およびプリチャージノードに接続される条件付放電通路（３０_L、３０_DT）を備える。 - 特許庁 - To provide a practical differential sense amplifier which can generate an end signal that never causes the malfunction of a logic circuit of the next stage, can reduce the power consumption in a circuit stationary mode and never mulfunctions even by the coupling noise and to provide a dynamic logic circuit which uses the sense amplifier.
後段の論理回路を誤動作させることのない完了信号を生成でき、また回路静止時における消費電力を削減でき、また、カップリングノイズにより誤動作を起こすおそれがなく、実用的な差動型センスアンプおよびそれを用いた動的論理回路を提供する。 - 特許庁 - The control logic of an on-board controller 10 that carries out command is constituted, based on a dynamic inversion method that conversely traces the causal relation of a motion, of hierarchical structure with the converse system of a dynamic system relating to each motion factor being serially connected thereto as an internal command generator.
コマンドを実行するオンボードコントローラ１０の制御ロジックを運動の因果関係を逆に辿るダイナミック・インバージョン方式に基づいて各運動因子に係る動的システムの逆システムが内部コマンド生成器としてシリアルに結合した階層構造によって構築する。 - 特許庁 - Since an NMOS transistor(TR) Mnb is turned on when a level of an output OUT of an output node 50 of a dynamic logic circuit 100 is at a high level, a reduced voltage VBB smaller than a ground voltage VSS is applied to a back gate of a MOS TR and an NMOS TR Mn1 of an n-logic 10.
ダイナミックロジック回路１００の出力ノード５０の出力ＯＵＴのレベルがハイレベルのときはＮＭＯＳトランジスタＭｎｂがターンオンするので、ｎ-ロジック１０のＭＯＳトランジスタ及びＮＭＯＳトランジスタＭｎ１のバックゲートには接地電圧ＶＳＳより小さい値の降圧電圧ＶＢＢが印加される。 - 特許庁 - Should an error occur during the dynamic simulation, the verification apparatus searches for and presents the cause of the error involved in the logic system, based on the information about the state of execution and the information about the internal expressions.
動的シミュレーションでエラーが発生した場合に、検証装置は、実行状態に関する情報と、内部表現に関する情報とに基づいて、論理システムに含まれるエラーの原因個所を探索して提示する。 - 特許庁 - To provide a semiconductor device having a structure that can limit the increase in the total number of wiring lines even if a functional circuit such as a dynamic RAM (DRAM), etc., and a logic circuit are provided on the same semiconductor substrate..
ＤＲＡＭ等の機能回路とロジック回路とを同一半導体基板上に混載する場合であれ、その総配線数の増加を抑制可能な構造を有する半導体装置及びその製造方法を提供する。 - 特許庁 - The dynamic reconfiguration logic is configured to receive the plurality of electrical signals from the pixel array and to generate a plurality of reconfigured electrical signals, based on the plurality of electrical signals from the pixel array.
動的再構成ロジックは、画素配列から複数個の電気信号を受信し、画素配列からの複数個の電気信号に基づいて複数個の再構成された電気信号を発生するように構成されている。 - 特許庁 - A distribution factor between the main fuel flow amount 26 and the auxiliary fuel flow amount 27 is corrected, by a distribution factor correcting logic 2, so as to make the real response identical to a reference model 1 of which dynamic characteristic of the gas turbine power generating facility is modeled.
ガスタービン発電設備の動特性をモデル化した参照モデル１と、実際の応答とが一致するよう分配率調整ロジック２にて主燃料流量２６と補助燃料流量２７の分配率を修正する。 - 特許庁 - To provide a logic circuit that can reduce a leak current by controlling a power supply circuit by a clock signal so as to turn off a dynamic section of a D flip-flop(DFF) while the DFF captures and latches data.
クロック信号により電源供給回路を制御し、ＤＦＦがデータを取り込み、保持している間、ＤＦＦ内のダイナミック部をオフすることにより、リーク電流を削減する回路を実現できるようにした論理回路を提供する。 - 特許庁 - In this pseudo adiabatic dynamic logic circuit 100, a charging diode, a p channel MOS transistor, an n channel MOS transistor and a discharge diode are connected in series with inverse logic circuits 101, 102, 103, 104 of each stage and a repeating wave power supply circuit 110 is connected on one end on the side of the charging diode and on the other end on the side of the discharge diode.
擬似断熱的ダイナミック論理回路１００において、各段の反転論理回路１０１，１０２，１０３，１０４は、充電ダイオードとｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタと放電ダイオードとが直列に接続され、充電ダイオード側の一端と放電ダイオード側の他端に繰り返し波電源回路１１０が接続される。 - 特許庁 - This verification device or the like for a logic system described by a hardware description language has: a test bench production means executing the dynamic simulation; a static verification means executing static verification; and an error part specification means specifying an error part from results of the dynamic simulation and the static verification.
ハードウェア記述言語により記述された論理システムの検証装置であって、動的シミュレーションを実行するテストベンチ作成手段と、静的検証を実行する静的検証手段と、前記動的シミュレーションと前記静的検証の結果から、エラー箇所を特定するエラー箇所特定手段を具備することを特徴とする論理システムの検証装置等、を提供する。 - 特許庁 - Finally, the dynamic logic circuit is provided with voltage maintaining circuits (30_KT1, 30_KT2) coupled to the output for coupling the precharge voltage to the precharge node during a part of an evaluation phase step in which the conditional discharge paths are not enabled, within the evaluation phase step.
最後に、ダイナミック論理回路は、出力に結合され、評価相の段階にあって条件付放電通路がイネーブルされていない評価相の段階の一部分の間に、プリチャージ電圧をプリチャージノードに結合する電圧保持回路（３０_KT1、３０_KT2）を備える。 - 特許庁 - On the other hand, since a signal (dynamic signal) involving a time variation steadily is inputted as an input signal V_in, the capacitor C repeats charge/discharge and the CMOS logic circuit section 10 operates conventionally through increase/decrease in quantity of charges C_str stored in the capacitor C.
一方で、入力信号Ｖ_inとして定常的に時間的変動を伴う信号（ダイナミックな信号）が入力されるため、コンデンサＣは放充電を繰り返すこととなり、当該コンデンサＣに蓄積される電荷量Ｃ_strの増減により、ＣＭＯＳ論理回路部１０が従来と同様に動作する。 - 特許庁 - In a liquid crystal driving circuit which performs gradation display by applying a gradation voltage according to a display data to a liquid crystal element, a decoder circuit part for selecting the gradation voltage which is constituted of dynamic circuits is provided and the number of transistor devices is reduced by sharing the transistors 4 of the same logic which constitutes the adjacent decoder.
液晶素子に表示データに応じた階調電圧を印加して階調表示を行う液晶駆動回路において、ダイナミック回路で構成され、階調電圧を選択するデコーダ回路部を備え、デコーダ回路部は、隣接のデコーダを構成する同一論理のトランジスタ４を共通化しトランジスタ素子数を削減する。 - 特許庁 - In the zero cross detection circuit comprising an input circuit 1 and an input circuit 2 having hysteresis, and a logic circuit for preventing chattering for receiving their output, the configuration of the input stage of the input circuits 1, 2 is set to be the configuration shown in Fig., thus making the input dynamic range large.
入力回路１とヒステリシスを持たせた入力回路２と、それらの出力を受けるチャタリングを防止するロジック回路からなるゼロクロス検出回路において、入力回路１と入力回路２の入力段の構成を図１に示す構成にすることによって入力ダイナミックレンジを大きくとることが可能となった。 - 特許庁 - In a matrix part 102 of an encoder matrix circuit, dynamic operation lines 8 to 10 are charged from a power supply line to be a high level in a reset period, and binary code signals D0 to D2 are outputted by being potential to be decided according to whether discharge operation lines 11 to 13 are discharged on the basis of logic of switch control signals 22 to 28 in a code output period.
エンコーダマトリックス回路のマトリックス部１０２では、ダイナミック動作ライン８〜１０が、リセット期間に、電源ラインから充電されてハイレベルになり、コード出力期間に、スイッチ制御信号２２〜２８の論理に基づいてディスチャージ動作ライン１１〜１３に放電するか否かで決定される電位になることで、バイナリーコード信号Ｄ０〜Ｄ２を出力する。 - 特許庁 - Each of the programmable interconnects, the pass devices, the look-up table circuits, and/or the multi-input logic circuits has at least one or more dynamic threshold metal oxide semiconductor (DTMOS) transistors, full-depleted metal oxide semiconductor (FDMOS) transistors, partially depleted metal oxide semiconductor (PDMOS) transistors and/or double-gate metal oxide semiconductor transistor.
プログラマブルな相互接続部、パスデバイス、ルックアップテーブル回路、及び／又は多入力論理回路の各々は、ダイナミックしきい値金属酸化物半導体（ＤＴＭＯＳ）トランジスター、完全空乏化金属酸化物半導体（ＦＤＭＯＳ）トランジスター、部分空乏化金属酸化物半導体（ＰＤＭＯＳ）トランジスター、及び／又は２段ゲート金属酸化物半導体トランジスターの１つ以上を有する。 - 特許庁 - The voltage regulator for the dynamic random access memory is further provided with a circuit for generating a reference voltage from a voltage supplied from the outside, an amplifier for amplifying the reference voltage by a gain larger than one unit to generate an internal supply voltage to be used by first and second buses, and a control logic for generating a control signal to control the amplifier.
また、本発明のダイナミックランダムアクセスメモリ用の電圧レギュレータは、外部から供給された電圧から基準電圧を生成する回路と、第１バス及び第２バスで利用可能な内部供給電圧を生成するために、１単位よりも大きなゲインで基準電圧を増幅するための増幅器と、 増幅器を制御するための制御信号を生成する制御ロジックと、を有している。 - 特許庁 - In the semiconductor device for integrating a plurality of static circuit units processing gentle signal change, a plurality of dynamic circuit units processing abrupt signal change and at least one logic circuit unit controlling them on the same semiconductor substrate, each circuit unit is mutually collected in the other circuit areas 22-26 every kind respectively.
緩やかな信号変化を取り扱う複数の静的回路ユニットと、急な信号変化を取り扱う複数の動的回路ユニットと、これらの制御を行う少なくとも一つのロジック回路ユニットとが同一の半導体基板上に集積された半導体装置において、各回路ユニットをそれぞれ、その種類毎に互いに別の回路エリア２２〜２６にまとめて配置する。 - 特許庁 - Dynamic software version selection further comprises logic in a loader component 106 that determines to load a library from a binding component 108 into memory 110 of a processing device, and selecting by the loader component 106 a desired version of a requested library, where the desired version of the library is selected from at least two versions of a library associated with the binding component 108 of the binding library 104.
動的ソフトウエア・バージョン選択は、バインディング・コンポーネント１０８から処理デバイスのメモリ１１０中にライブラリをロードする決定を行う、ローダ・コンポーネント１０６中のロジックと、要求されたライブラリの望ましいバージョンをローダ・コンポーネント１０６によって選択することとをさらに含み、ライブラリの望ましいバージョンは、バインディング・ライブラリ１０４のバインディング・コンポーネント１０８に関連付けられたライブラリの少なくとも２つのバージョンから選択される。 - 特許庁
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