「LOGIC CHIP」を含む例文一覧(244)
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実チップ連動論理シミュレータ - 特許庁 - A logic chip and a memory chip accessed by the logic chip are packaged in one package.
ロジックチップと、ロジックチップによってアクセスされるメモリチップとが、１つのパッケージに実装されている。 - 特許庁 - complementary logic chip for motion estimation
動き推定用の相補形論理チップ - コンピューター用語辞典 - SEMICONDUCTOR CHIP WITH LOGIC CIRCUIT FORMED THEREIN
論理回路が形成された半導体チップ - 特許庁 - IMAGING DEVICE, DRIVING METHOD OF IMAGING DEVICE, IMAGING ELEMENT CHIP, AND LOGIC CHIP
撮像装置、撮像装置の駆動方法、撮像素子チップ、ロジックチップ - 特許庁 - The driver chip 20 includes a power supply circuit for the logic chip, which prepares a logic chip power supply for the logic chip 30, and an operational amplifier group which amplifies detection signals from a plurality of sensors.
ドライバチップ２０は、ロジックチップ３０用のロジックチップ電源を作成するロジックチップ用電源回路と、複数のセンサからの検出信号を増幅するオペアンプ群と、を含む。 - 特許庁 - A DRAM chip 1 and a logic chip 2 are connected through the semiconductor chip 4.
そして、この半導体チップ４を介して、ＤＲＡＭチップ１とロジックチップ２とを接続する。 - 特許庁 - SEMICONDUCTOR DEVICE WHICH INCORPORATES MEMORY CHIP AND LOGIC CHIP, AND IN WHICH TEST OF MEMORY CHIP CAN BE PERFORMED
メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置 - 特許庁 - A multi-chip package semiconductor device is fabricated in common with a driver chip 20 having analog circuits and a logic chip 30 having digital circuits, a logic chip power supply circuit 40 is provided in which a driver chip creates a logic chip power supply dedicated for the logic chip.
アナログ回路を有するドライバチップ２０と、デジタル回路を有するロジックチップ３０とが、共通して実装されたマルチチップパッケージの半導体装置であり、ドライバチップがロジックチップ専用のロジックチップ電源を作成するロジックチップ用電源回路４０を備える。 - 特許庁 - SiP 101 is equipped with a logic chip 103A and a memory chip 103B.
ＳｉＰ１０１は、ロジックチップ１０３Ａとメモリチップ１０３Ｂを備える。 - 特許庁 - To provide a semiconductor device manufacturing method that can apply a uniform load on a logic chip when the logic chip is bonded to a memory chip.
ロジックチップをメモリチップにボンディングするときに、ロジックチップに均一な荷重をかけることができる半導体装置の製造方法を提供する。 - 特許庁 - A system in package (1) which is equipped with a logic chip (2) and a memory chip (3) connected to an external pin through the logic chip is constituted as follows.
ロジックチップ（２）と、ロジックチップを介して外部ピンに接続されるメモリチップ（３）とを具備するシステム・イン・パッケージ（１）を下記のように構成する。 - 特許庁 - An SiP1 includes an AD chip 2 and a logic chip 3 performing transmission and reception of data.
ＳｉＰ１は、データの送受信を行うＡＤチップ２、ロジックチップ３を備える。 - 特許庁 - The logic chip 30 has internal logic circuitry operating by receiving a power supply from the logic chip power supply circuit via power input terminals.
ロジックチップ３０は、電源入力端子を介して前記ロジックチップ用電源回路からの電力供給を受けて動作する内部ロジック回路を有する。 - 特許庁 - To perform effectively an operation test of a memory chip in a semiconductor device of a MCP (memory chip package) in which a logic chip and a memory chip arte mounted in a common package.
ロジックチップとメモリチップとを共通のパッケージに搭載したMCPの半導体装置において，メモリチップの動作試験を有効に行う。 - 特許庁 - A semiconductor chip 100 includes a logic part and an analog part 153.
半導体チップ１００は、ロジック部およびアナログ部１５３を有する。 - 特許庁 - An MCP semiconductor device with an anti-shake function includes a driver chip 20 and a logic chip 30.
ドライバチップ２０とロジックチップ３０とを有する防振機能付きＭＣＰ半導体装置である。 - 特許庁 - To provide a logic chip having a vibration correction function of a wide application scope.
適用範囲の広い振動補正機能を備えるロジックチップの提供。 - 特許庁 - An MCP semiconductor device with an anti-shake control function includes a driver chip 20 and a logic chip 30.
ドライバチップ２０とロジックチップ３０とを有する防振制御機能付きＭＣＰ半導体装置である。 - 特許庁 - When the DRAM chip 1 is connected to a logic chip 2, the input/output terminal 1a is used.
そして、ＤＲＡＭチップ１とロジックチップ２とを接続する際に、入出力端子１ａを用いて接続する。 - 特許庁 - A second semiconductor chip 100 includes a first logic circuit 102a and a second logic circuit 104a.
第二の半導体チップ１００は、第一の論理回路１０２ａおよび第二の論理回路１０４ａを含む。 - 特許庁 - In this semiconductor device incorporating a logic chip having the prescribed functions and a memory chip storing data in a common package, the logic chip and the memory chip are connected through terminals for memory access such as a control signal terminal, an address terminal, a data terminal, the logic chip has a logic circuit having the prescribed function and a memory chip test circuit performing an operation test of the memory chip.
本発明は，所定の機能を有するロジックチップとデータを記憶するメモリチップとを共通のパッケージ内に搭載する半導体装置において，ロジックチップとメモリチップとは，制御信号端子，アドレス端子，データ端子などのメモリアクセス用の端子を介して接続され，ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有することを特徴とする。 - 特許庁 - At the time of connecting the chip 1 to a logic chip 2, the input-output terminal 1a is used.
そして、ＤＲＡＭチップ１とロジックチップ２とを接続する際に、入出力端子１ａを用いて接続する。 - 特許庁 - A pattern generating circuit of the logic chip is operated in a first test mode, to generate an internal test pattern for the memory chip.
ロジックチップのパターン発生回路は、第１試験モード時に動作し、メモリチップ用の内部試験パターンを発生する。 - 特許庁 - To provide an efficient logic chip operating power supply having digital circuits in an MCP.
ＭＣＰのデジタル回路を有するロジックチップ動作電源の効率的な提供。 - 特許庁 - A memory circuit 1000 is connected to a logic circuit 3000 in a flip-chip configuration.
ロジック回路３０００にメモリ回路１０００をフリップチップ構成で接続する。 - 特許庁 - The system (20) prevents the memory access errors by using a memory chip (52) and a logic circuit (115).
メモリチップ(52)及び論理回路(115)を利用してメモリアクセスエラーを防止するシステム(20)。 - 特許庁 - Microcells each having internal logic elements (logic module) on one chip are mounted on the logic device 101 and logic data (logical operation data) are written from a logic generation tool 70 to wire the microcells.
ロジックデバイス１０１は１チップにロジック要素（論理モジュール）を内臓した複数個のマクロセルが実装されており、ロジック作成ツール７０からロジックデータ（論理演算データ）を書き込むことにより複数個のマクロセルの配線を行うことができる。 - 特許庁 - Besides, the logic chip 10 has a SRAM 12 and its memory control circuit 13.
ロジックチップ１０は、ＳＲＡＭ１２とそのメモリ制御回路１３とを更に有する。 - 特許庁 - To minimize wiring length between a memory block and a logic module in designing of a semiconductor integrated circuit for overlapping a memory array chip and a logic module chip to each other.
メモリアレイチップと論理モジュールチップとを重ね合わせる半導体集積回路の設計において、メモリブロックと論理モジュールとの間の配線長を最小化すること。 - 特許庁 - To realize a logic test circuit testing a logic circuit in a chip and having less over-head by constituting a test circuit in a chip without introducing a new device process named FPGA.
ＦＰＧＡという新規デバイスプロセスの導入することなく、チップ内にテスト回路を構成して、チップ内のロジック回路をテストするオーバヘッドの少ないロジックテストを実現する。 - 特許庁 - To provide a circuit for selectively latching a domino logic gate of an integrated circuit chip.
集積回路チップのドミノ論理ゲートを選択的にラッチするための回路を提供する。 - 特許庁 - The added logic to handle this would add just 10 to 20% to the cost of a key search chip.
これを扱うための論理回路は、鍵探索チップのコストを10-20%ほど増やすだけだ。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - To speed up memory access, reduce an area in a memory chip, and reduce the number of a defective repair processes by a laser repair system in a semiconductor device having a chip-on-chip structure constituted of a logic chip and a memory chip.
ロジックチップとメモリチップとで構成されたチップオンチップ構造を持つ半導体装置において、メモリアクセスを高速化し、メモリチップの面積を削減し、かつレーザリペア装置による欠陥リペア工程数を削減する。 - 特許庁 - A logic circuit 13 and a macro 12 are mix-loaded on a chip 11, and a common power source is supplied to the logic circuit 13 and the macro 12.
チップ１１上に、ロジック回路１３と、マクロ１２が混載され、ロジック回路１３とマクロ１２に共通の電源が供給される。 - 特許庁 - To provide a design device for providing a three-dimensional integrated circuit that includes a logic module chip and a memory array chip with high performance.
論理モジュールチップとメモリアレイチップとから成る三次元集積回路を高性能に実現する設計装置を提供する。 - 特許庁 - A logic chip 7 formed in a multi-chip module is provided with a clock output terminal CKOT for outputting a clock signal.
マルチチップモジュールに設けられたロジックチップ７には、クロック信号を出力するクロック出力端子ＣＫＯＴが設けられている。 - 特許庁 - The memory chip 103B is equipped with a memory circuit which is a test object, and the logic chip 103A is equipped with an internal logic circuit 20 and a test processing circuit 21 electrically connected thereto.
メモリチップ１０３Ｂは試験対象となるメモリ回路を備え、ロジックチップ１０３Ａは、内部ロジック回路２０と、これに電気的に接続されたテスト処理回路２１とを備える。 - 特許庁 - In one chip LSI with a logic region and a memory region, a passivation film of a chip surface has a two-layer structure (64, 65) in the memory region and a one-layer structure (65) in the logic region.
ロジック領域及びメモリ領域を有する１チップＬＳＩにおいて、チップ表面のパッシベーション膜が、メモリ領域で２層構造（６４、６５）、ロジック領域で１層構造（６５）である。 - 特許庁 - To provide a time division logic circuit, along with a logic element reduction method thereof, capable of reducing a chip size by reducing logic elements, concerning the time division logic circuit wherein a set of logic circuits, which operate in a time division manner and do not overlap with each other in a time dividing operation, is present.
時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する時分割論理回路において、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法を提供する。 - 特許庁 - When an input signal that a logic circuit in a first chip requires is a signal necessary for a logic circuit in a second chip also in the integrated circuit multi-chip package/integrated circuit device, the input signal is transmitted to each of logic circuits in the first and second chips through a synchronization device at the same time.
集積回路マルチチップパッケージ／集積回路装置では、第１チップのロジック回路に必要な入力信号が第２チップのロジック回路にも必要な場合に、同期化器を経由して、第１チップと第２チップそれぞれのロジック回路に同時に入力信号を伝達する。 - 特許庁 - In the semiconductor device 10 of a multi-chip package, a driver chip 20 having an analog circuit and a logic chip 30 having a digital circuit are mounted inside the same package.
マルチチップパッケージの半導体装置１０では、アナログ回路を有するドライバチップ２０と、デジタル回路を有するロジックチップ３０とが、同一パッケージ内に実装されている。 - 特許庁 - To provide a memory chip that reduces complexity of a connection wiring structure on an interposer in a semiconductor device having a logic chip and the memory chip laminated with the interposer therebetween.
ロジックチップとメモリチップとをインタポーザを介して積層した半導体装置におけるインタポーザ上での接続配線構造の複雑化を緩和できるメモリチップの提供。 - 特許庁 - This semiconductor device is loaded with a logic chip 12 having a data processing function and a memory chip 13 for storing data processed or to be processed by the logic chip 12 together in one package 11 as the plurality of semiconductor chips.
この半導体装置は、１つのパッケージ１１内に、複数の半導体チップとして、データの処理機能を有するロジックチップ１２および該ロジックチップ１２が処理した、もしくは処理すべきデータを記憶するメモリチップ１３を混載している。 - 特許庁 - In some embodiments, systems may be implemented as a logic circuit and/or as a system-on-a-chip (SoC).
ある実施形態では、システムは、ロジック回路及び／又はシステムオンチップ（ＳｏＣ）として具現化される。 - 特許庁 - A shutdown reset logic 52 is connected between a power supply management part 68 in a core chip and a power supply circuit 54.
コアチップの電源管理部68と電源回路54との間にシャットダウンリセットロジック52を設ける。 - 特許庁 - HANDSHAKE PROTOCOL CONVERSION LOGIC CIRCUIT AND INPUT/ OUTPUT INTERFACE CIRCUIT FOR ASYNCHRONOUS LSI CHIP
ハンドシェークプロトコル変換用論理回路および非同期式ＬＳＩチップ用入出力インターフェース回路 - 特許庁 - To carry out inspection by activating the logic circuit of a semi-conductor chip by increasing the power cycle.
パワーサイクルを増加させて半導体チップの論理回路の活性化を図って検査を行う。 - 特許庁 - To provide a system and a method for automatic failure testing of macro-interface having a logical block and a logic gate in a chip which uses an at-speed logic built in self test circuit inside the chip.
チップの内部にあるアットスピードの論理ＢＩＳＴ回路を用いた、論理ブロックおよびチップ内の論理ゲートを持つマクロのインタフェースの自動的な故障テストのためのシステムおよび方法を提供する。 - 特許庁 - A third analog port 4c, arranged in a conventional physical layer chip, is removed, a digital signal outputted from a logic circuit 3 is put directly outside the chip 1 and it is detected by a logic tester 9 detects.
従来の物理層チップに設けられている３つ目のアナログポート４ｃを取り除き、ロジック回路３から出力されるデジタル信号を直接チップ１の外に出し、ロジックテスタ９で検出する。 - 特許庁
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- 特許庁
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- 日英対訳文対応付けデータ
- この対訳コーパスは独立行政法人情報通信研究機構の集積したものであり、Creative Commons Attribution-Share Alike 3.0 Unportedでライセンスされています。
- 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”
邦題：『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - This work has been released into the public domain by the copyright holder. This applies worldwide.
日本語版の著作権保持者は ©1999
山形浩生<hiyori13@alum.mit.edu>である。この翻訳は、全体、部分を問わず、使用料の支払いなしに複製が認められる。
- 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”
