「LOGIC CHIP」を含む例文一覧(244)
＜前へ 1 2 3 4 5 次へ＞- The image sensor chip 2 comprises a sensor unit 21 and a logic circuit unit 22 on one side thereof, and the barrel 12 is provided over and fixed to the logic circuit unit 22.
また、このイメージセンサチップ２は、その一面にセンサ部２１と論理回路部２２を備え、鏡筒１２は、論理回路部２２上に載置され固定されている。 - 特許庁 - To provide a high degree of flexibility in system-on-chip design using embedded configurable logic, and to provide a configuration loading of the configurable logic.
内蔵型設定可能ロジックを用いたシステムオンチップ設計に対しより大きな自由度を提供し、設定可能ロジックの設定ロードを提供する。 - 特許庁 - To provide a higher degree of freedom for system-on-chip design using a built-in logic array that can be set, and to provide a setting load of a logic that can be set.
内蔵型設定可能ロジックを用いたシステムオンチップ設計に対しより大きな自由度を提供し、設定可能ロジックの設定ロードを提供する。 - 特許庁 - The integrated circuit chip (60) is provided with the domino logic gate (64), a circuit (66) that selectively latches a logic output signal (OH) of the gate, and enable sources (68, 70) for the gate.
集積回路チップ(60)は、ドミノ論理ゲート(64)、前記ゲートの論理出力信号(OH)を選択的にラッチする回路(66)、及び、前記ゲート用のイネーブルソース(68,70)を備える。 - 特許庁 - To provide a semiconductor device capable of dealing with a memory circuit for attaining a variable logic function, as a circuit equivalent to a logic circuit, and capable of providing the variable logic function with a small chip occupation area.
可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱うことができ、小さなチップ占有面積で可変論理機能を実現可能な半導体とする。 - 特許庁 - On the rear surface 2b of the wiring board 2, a logic chip 7, a memory chip 8 and a passive component 9 are mounted and sealed with sealing resin 10.
配線基板２の裏面２ｂ上にはロジックチップ７、メモリチップ８および受動部品９が搭載され、封止樹脂１０で封止されている。 - 特許庁 - A logic chip 7, a memory chip 8 and a passive component 9 are mounted on the rear face 2b of the wiring board 2 and sealed with sealing resin 10.
配線基板２の裏面２ｂ上にはロジックチップ７、メモリチップ８および受動部品９が搭載され封止樹脂１０で封止されている。 - 特許庁 - First to third logic circuits 23, 26, 29 and first to third SRAMs are mounted on one chip.
第１〜第３の論理回路２３，２６，２９と第１〜第３のＳＲＡＭとを１チップ上に搭載する。 - 特許庁 - Initially targeting CMOS tiny chip designs, course materials have recently been modified for programmable logic devices (PLD's).
当初はCMOSの小さなチップ・デザインを目標としていたが, 最近では教材はPLD用のものに変更された. - コンピューター用語辞典 - The driver chip 20 is rectangular as a whole, and the plurality of operational amplifiers and a power supply circuit 450 for the logic chip are disposed at diagonal positions.
ドライバチップ２０は、全体として四角形状であり、前記複数のオペアンプと、前記ロジックチップ用電源回路４５０とが、対角位置に配置されている。 - 特許庁 - An interface chip 3 having an interface circuit and a functional chip 4 having a logic circuit are stacked on an interface board 2, and they are molded by using a resin 5.
インタフェース基盤２上に、インタフェース回路を有するインタフェースチップ３と論理回路を有する機能チップ４とをスタックして、樹脂５でモールドする。 - 特許庁 - To reduce the cost of a system LSI by shortening a fuse cut off process and reducing the area of a memory chip whose manufacturing process cost is more expensive than that of a logic chip.
ヒューズ切断工程を短縮し、製造プロセスコストがロジックチップよりも高価なメモリチップの面積を縮小してシステムＬＳＩコストを低減する。 - 特許庁 - However, in the logic and memory mixedly loading chip, the capacity of the memory part is small, and when the capacity is increased, a chip size is increased to cause an increase in costs.
ただし、ロジック−メモリ混載チップではメモリ部の容量が少なく、その容量を上げようとするとチップサイズの増加を招き、コストアップにつながる。 - 特許庁 - In this gate array, a logic cell that configures a logical operation circuit and a program setting light receiving element for setting an arithmetic program to this logic cell are mounted on a planar chip.
論理演算回路を構成するロジックセルと、このロジックセルに演算プログラムを設定するプログラム設定用受光素子とを平面状のチップ上に搭載したゲートアレイ。 - 特許庁 - When it is used together with a CMOS array, imaging logic 8 is manufactured on a single chip 20 together with the array by using fast and inexpensive combination logic for correction.
ＣＭＯＳアレーと一緒に使用するときは、高速で安価な校正用組合わせ論理を使用してアレーと一緒にシングルチップ（２０）上にイメージング論理（８）を製造する。 - 特許庁 - To provide a test circuit capable of developing a pattern for a connection test between logic blocks in a logic circuit with less man-hours, and in which an increase of a chip area is suppressed.
論理回路における論理ブロック間の接続テスト用パターンをより少ない工数で開発でき且つチップ面積の増大を抑えたテスト回路を提供する。 - 特許庁 - To compose a pass transistor logic circuit which is faster and has a smaller chip area and lower power consumption than a pass transistor logic circuit obtained by mapping from a mere binary decision tree.
単なる二分決定木からのマッピングにより得られるパストランジスタ論理回路よりも、高速、小チップ面積、低消費電力のパストランジスタ論理回路を合成すること。 - 特許庁 - The control-signal logic circuit receives three-volt data signals from an internal logic circuit in the chip, and generates a control signal as the function of these three-volt data signals.
制御信号論理回路は、チップの内部論理回路から３ボルトのデータ信号を受け取り、これらの３ボルトデータ信号の関数として制御信号を生成する。 - 特許庁 - An on-chip debug logic 7 generates an address 101 of an exception vector when hitting a break point during execution of the program 8.
オンチップデバッグロジック７は、プログラム８の実行中にブレークポイントにヒットすると、例外ベクタのアドレス101を発生する。 - 特許庁 - The logic sum of the access signal 22 and the access signal 24 is computed to generate a chip enable signal 26 in an OR circuit 12.
OR回路12では、アクセス信号22とアクセス信号24の論理和を演算してチップイネーブル信号26を生成する。 - 特許庁 - CMOS GATE CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT MOUNTED CHIP, SEMICONDUCTOR DEVICE, AND LOGIC PROCESSOR
ＣＭОＳゲート回路、半導体集積回路、半導体集積回路搭載チップ、半導体デバイス及び論理処理装置 - 特許庁 - Consequently multilayer logic results ultra-high on-chip transistor density by using nanowire Si/Ge TFETs.
これにより、多層ロジックは、ナノワイヤＳｉ／ＧｅＴＦＥＴを用いることで、非常に高いオンチップトランジスタ密度となる。 - 特許庁 - To provide a device and its method to verify a logic function at high speed at an initial stage of chip design in the chip design in relation to a desired target system.
望む目標システムと関連したチップ設計において、チップ設計の初期段階にてロジック関数を高速に検証するための装置及びその方法を提供する。 - 特許庁 - A memory control circuit 100 having a relief determination circuit (including a fuse circuit) 15 for relieving from a defect in a memory chip (DRAM) 20 sets at a logic chip side 10.
メモリ（ＤＲＡＭ）チップ２０の欠陥救済のための救済判定回路（ヒューズ回路を含む）１５を有するメモリ制御回路１００を、ロジックチップ１０側に設ける。 - 特許庁 - To carry out a logic verification of an IC chip without using a complex test pattern generator.
複雑なテストパタン発生器を使用することなくＩＣチップの論理検証を可能にする論理検証システムを提供する。 - 特許庁 - Therefore, even when the logic part is combined in the same silicon, the chip size is reducible and the cost can be held low.
したがって、同一シリコンにロジック部を組み合わせたとしてもチップサイズを小さくすることができ、コストを抑えられる。 - 特許庁 - To convert a level by using a logic gate at an output terminal of a function block in the inside of a chip, without the need for addition of a level shifter.
レベルシフタを追加せずに、チップ内部の機能ブロック出力端の論理ゲートを用いてレベルを変換する。 - 特許庁 - To provide an electrically erasable programmable logic device having a small chip area and a simple structure.
チップ面積が小さく、構造が簡単である電気的に消去可能なプログラマブルロジックデバイスを提供することを課題とする。 - 特許庁 - To provide a method for integrating a nonvolatile memory and a high performance logic circuit network in the same semiconductor chip.
不揮発性メモリ及び高性能論理回路網を同じ半導体チップにおいて集積する方法を提供する。 - 特許庁 - Further, the port logic circuit 22 transmits control signals DATA, CLK, and LAT to the semiconductor chip CPb based upon commands of the CPU 23.
さらに、ポートロジック回路２２は、ＣＰＵ２３の指令に基づいて、制御信号ＤＡＴＡ，ＣＬＫ，ＬＡＴを半導体チップＣＰｂに送信する。 - 特許庁 - This hardware acceleration system for the function simulation is provided with a general circuit board having a logic chip and a memory.
機能シミュレーションのためのハードウェア・アクセラレーション・システムであって、論理チップ及びメモリを有する汎用回路基板を備える。 - 特許庁 - In a first region 11 in a conductor chip 10 which contributes to logic operation, the first dummy pattern of a fixed size is formed.
導体チップ１０内の論理演算に寄与する第１領域１１に固定サイズの第１ダミーパターンを形成する。 - 特許庁 - In the laminated semiconductor chip 27, at least a pixel array 23 and a multi-wiring layer 41 are formed on the first semiconductor chip 22, and a logic circuit 25 and a multi-wiring layer 55 are formed on the second semiconductor chip 26.
積層半導体チップ２７では、少なくとも第１の半導体チップ部２２に画素アレイ２３と多層配線層４１が形成され、第２の半導体チップ部２６にロジック回路２５と多層配線層５５が形成される。 - 特許庁 - In a preferable embodiments, the logic chip has further a selector/output circuit selecting a memory access signal from the logic circuit and an access signal for memory test from the memory chip test circuit and outputting them to the terminal for memory access.
より好ましい実施例では，ロジックチップは，更に前記論理回路からのメモリアクセス信号と前記メモリチップ試験回路からのメモリ試験用アクセス信号とを選択して前記メモリアクセス用端子に出力するセレクタ・出力回路を有する。 - 特許庁 - A logic channel selector is inserted into an IC card interface control circuit and an IC card chip, thus the function of a logic channel can be realized by using this logic channel selector and an additional application inserted into the application in the IC card.
本発明は、上記の問題を解決したものであり、ICカードインターフェイス制御回路とICカードチップ内に論理チャネルセレクタを挿入することにより、これとICカード内のアプリに挿入した追加アプリケーションとを用いて論理チャネルの機能を実現する。 - 特許庁 - To provide a semiconductor device constituted by stacking a semiconductor logic circuit chip smaller than a semiconductor memory chip on the semiconductor memory chip by CoC technology, the semiconductor device being made compact on the whole by making each memory chip itself compact.
ＣｏＣ技術によって、半導体メモリチップ上に、前記半導体メモリチップより小型である半導体論理回路チップを積層してなる半導体装置において、各メモリチップ自体の小型化を図り、もって前記半導体装置全体としての小型化を図る。 - 特許庁 - To improve soft error resistance in a system LSI with a system-on-chip form carrying a large-scale logic circuit and a memory.
大規模論理回路とメモリを搭載したシステムオンチップ形態の所謂システムＬＳＩにおけるソフトエラー耐性を向上させる。 - 特許庁 - To provide a semiconductor memory which is reducible in cost by having its chip size suppressed when it is formed of the same silicon as a logic part.
ロジック部と同一シリコン化した場合のチップサイズを抑えられてコストダウンを図れるような半導体メモリを提供する。 - 特許庁 - To make it possible to incorporate a public key type authentication active mechanism in an application deploying a number of chips in a wired logic chip.
ワイヤードロジックチップ内に、多数のチップを展開しているアプリケーションの中に、公開キー式認証能動メカニズムを組み込む。 - 特許庁 - To provide an imaging device which is easy to manufacture for simplifying the manufacturing stages, and has stable optical characteristics, a driving method of the imaging device, an imaging element chip, and a logic chip.
製造が容易で、製造工程の簡略化を図ることができ、安定した光学特性を有する撮像装置、撮像装置の駆動方法、撮像素子チップ、ロジックチップを提供する。 - 特許庁 - To provide a semiconductor device where increase of the number of terminals for testing a memory unit can be suppressed in the semiconductor device composed by integrating a plurality of chips containing at least a memory chip and a logic chip for controlling the memory chip into one package.
メモリチップと該メモリチップを制御するロジックチップを少なくとも含む複数のチップを１パッケージ化した半導体装置において、メモリ単体検査のための端子数増加を抑制できる半導体装置を提供する。 - 特許庁 - A logic LSI is integrated into one chip together with a logic FET wherein a high-permittivity insulation film as a gate insulation film and a gate electrode are provided, so as to constitute the charge-trap type flash memory.
本発明は、ゲート絶縁膜としての高誘電率絶縁膜及びゲート電極を有するロジックＦＥＴと共に、１チップ内に混載することによりロジックLSIを半導体基板上に構成する。 - 特許庁 - A wireless unit 19 for inputting and outputting data by wireless communication is formed in the IC chip together with a logic part 12.
ＩＣチップ１６には、ロジック部１２と共に、データの入出力をワイヤレス通信で行うためのワイヤレス・ユニット部１９が形成される。 - 特許庁 - The pin configuration changing circuit of the base chip mounted on the system-in package includes a pin configuration changing resistor and a pin configuration changing logic.
システムインパッケージに実装されるベースチップのピン構成変更回路は、ピン構成変更レジスタ及びピン構成変更ロジックを含む。 - 特許庁 - To provide a method for constituting a prototype data processing system by constituting a hardware-development chip(HDC) according to user- defined settings, structuring user-defined logic which functions on the constituted development chip, and making it possible to reconstitute the HDC and user- defined logic after debugging.
ユーザ定義設定にしたがってハードウェア開発チップ（ＨＤＣ）を構成し、構成された開発チップで機能するようになされたユーザ定義論理を構築し、デバッグ後ＨＤＣおよびユーザ定義論理の再構成を可能にすることによって、プロトタイプ・データ処理システムを作成する方法を提供すること。 - 特許庁 - A bare chip IC 1 has inspecting terminals 4b, 5b electrically connected to a logic circuit block 2 formed on the bare chip IC, for inspecting the logic circuit block 2 and bonding terminals 4a, 5a electrically connected to the inspecting terminals 4b, 5b through transmission gates.
ベアチップＩＣ１は、ベアチップＩＣ１に形成されたロジック回路ブロック２と電気的に接続され、ロジック回路ブロック２の検査を行うための検査用端子４ｂ、５ｂと、トランスミッションゲートを介して検査用端子４ｂ、５ｂと電気的に接続されたボンディング用端子４ａ、５ａとを有する。 - 特許庁 - In the case of a semiconductor chip having no electrode pad but having bumps, it is arranged on a region outside a bump forming region formed above the logic circuit section and the memory macro section and along any side of the chip, on a chip plane.
電極パッドを有さずバンプを有する半導体チップの場合は、チップ平面上において、論理回路部及びメモリマクロ部の上方に形成されるバンプ形成領域の外側であって、チップのいずれかの辺に沿った領域に配置する。 - 特許庁 - A control circuit 4 for controlling an operation mode in the test for the logic circuit 2 and the DRAM 3 is provided on the same chip mounted with the logic circuit 2 and the DRAM 3, a scanning test mode is set in the burn-in test in the logic circuit 2, a burn-in test mode is set therein in the DRAM 3.
ロジック回路２とＤＲＡＭ３が搭載される同一チップ上に、これらの試験時の動作モードを制御するためのコントロール回路４を設け、バーンイン試験時には、ロジック回路２についてはスキャン試験モードに設定させ、ＤＲＡＭ３についてはバーンイン試験モードに設定させる。 - 特許庁 - When a second command is outputted by the CPU when the first command is being processed by the memory controller chip, the logic circuit responds to the memory controller chip by making the second memory hold the second command in the second memory.
メモリコントローラチップが第１のコマンドを処理している時にCPUが第２のコマンドを出した場合には、論理回路はメモリコントローラチップにその第２のコマンドを第２メモリに保持させることによって応答する。 - 特許庁 - The structure allows a logic test to detect easily the breakage of chip without increasing the number of measuring terminals, and to detect a chip to be detective in mounting in advance.
以上の構成により、測定端子数を増やすことなく、チップの破損をロジックテストによって容易に検出でき、また、実装時に不良となりうるチップを事前に検出することが可能となる。 - 特許庁
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