「Layout-Design」を含む例文一覧(1257)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 25 26 次へ＞- SEMICONDUCTOR INTEGRATED CIRCUIT AND MULTIPLE POWER SOURCE LAYOUT DESIGN METHOD
半導体集積回路及び多電源レイアウト設計方法 - 特許庁 - APPARATUS, METHOD AND PROGRAM FOR LAYOUT DESIGN OF SEMICONDUCTOR DEVICE
半導体装置のレイアウト設計装置、方法及びプログラム - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND LAYOUT DESIGN METHOD
半導体集積回路装置、およびそのレイアウト設計方法 - 特許庁 - LAYOUT DESIGN METHOD AND SYSTEM FOR SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のレイアウト設計方法及びシステム - 特許庁 - LAYOUT DESIGN SYSTEM AND METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のレイアウト設計システム及び方法 - 特許庁 - LAYOUT METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT AND DESIGN SYSTEM
半導体集積回路のレイアウト方法および設計システム - 特許庁 - SEMICONDUCTOR DEVICE AND LAYOUT DESIGN METHOD OF SEMICONDUCTOR DEVICE
半導体装置および半導体装置のレイアウト設計方法 - 特許庁 - A design layout information storage device 50 stores design layout information comprising the cell arrangement information and the wiring information.
デザインレイアウト情報記憶装置５０はセル配置情報及び配線情報からなるデザインレイアウト情報を保存する。 - 特許庁 - LAYOUT VERIFICATION METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT, DESIGN METHOD, LAYOUT DESIGN PROGRAM, AND MANUFACTURING METHOD FOR THE SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のレイアウト検証方法、設計方法、レイアウト設計プログラム、半導体集積回路の製造方法 - 特許庁 - To shorten the interval of a design by improving timing and suppressing the repetition of re-layout in a layout design of an LSI.
ＬＳＩのレイアウト設計において，タイミング改善と再レイアウトの繰り返しを抑え，設計期間の短縮を図る。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS LAYOUT DESIGN METHOD
半導体集積回路装置及びそのレイアウト設計方法 - 特許庁 - OPTIMIZED CIRCUIT DESIGN LAYOUT FOR HIGH PERFORMANCE BALL GRID ARRAY PACKAGES
高性能ボールグリッドアレイパッケージの最適回路設計レイアウト - 特許庁 - STIFFENING MEMBER LAYOUT DESIGN METHOD FOR SINGLE-LAYER LATTICE SHELL STRUCTURE
単層ラチスシェル構造物の補剛部材配置設計方法 - 特許庁 - To provide a layout design device and layout design method of a semiconductor integrated circuit to erase any unnecessary stack via causing a layout wiring error.
配置配線エラーを引き起こす不要なスタックビアを削除することができる半導体集積回路のレイアウト設計装置及びレイアウト設計方法を提供する。 - 特許庁 - To provide layout method capable of performing layout design that does not have design errors and has a high design efficiency and a computer- readable recording medium in which a layout editor program is stored.
設計ミスが無く設計効率の良いレイアウト設計を行うことが可能なレイアウト方法、及びレイアウトエディタプログラムを格納したコンピュータ読み取り可能な記録媒体を提供する。 - 特許庁 - To provide a layout design method, layout design device, and layout design program of a semiconductor integrated circuit, which allow a linear wiring of a unique length to be arranged.
長さが均一で直線的な配線を配置することができる半導体集積回路のレイアウト設計方法、レイアウト設計装置及びレイアウト設計プログラムを提供すること。 - 特許庁 - When the specification information 61 is read out of the database 60, a layout design device 20 automatically generates an object of a layout design tool 21, and the layout design data 63 can be edited.
レイアウト設計装置２０は、データベース６０から設計書情報６１を読み出すと、レイアウト設計ツール２１のオブジェクトが自動生成され、レイアウト設計データ６３の編集が可能となる。 - 特許庁 - To provide a layout design method, a layout design program and a layout design device capable of performing layout design in a short time while suppressing a bad effect of cross-talk or the like by performing rough wiring after estimating the load of wiring.
配線の負荷を見積もった上で概略配線を行ない、クロストーク等の悪影響が抑制されたレイアウト設計を短時間で行なうことが可能なレイアウト設計方法、レイアウト設計プログラム、およびレイアウト設計装置を提供すること。 - 特許庁 - To shorten the design time by efficiently performing an optimum layout design.
最適なレイアウト設計を効率的におこなって設計時間の短縮化を図ること。 - 特許庁 - To restore design data at a desired point of time without depending on manual layout design operation.
人手のレイアウト設計作業によることなく、所望の時点の設計データを復元する。 - 特許庁 - To prevent an increase in design TAT in layout design for a semiconductor integrated circuit.
半導体集積回路のレイアウト設計において、設計ＴＡＴの増大を防ぐこと。 - 特許庁 - SUPPORT SYSTEM FOR DESIGN OF SEMICONDUCTOR INTEGRATED CIRCUIT, METHOD FOR THE DESIGN AND LAYOUT EDITOR
半導体集積回路の設計支援システムおよび設計方法ならびにレイアウトエディタ - 特許庁 - Subject-Matter of Protection: An invention, a layout design of a integrated circuit, a plant variety or an industrial design.
保護の内容：発明，集積回路の配置設計，植物品種又は工業意匠 - 特許庁 - DESIGN SUPPORT DEVICE, DESIGN SUPPORT PROGRAM AND LAYOUT INFORMATION GENERATION METHOD OF SEMICONDUCTOR DEVICE
半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法 - 特許庁 - To reduce the design cost by shortening the period of manufacturing work from layout design to mask manufacture.
レイアウト設計からマスク製造までの工期を短縮し、設計コストを削減する。 - 特許庁 - APPARATUS, METHOD AND PROGRAM FOR DESIGN OF LAYOUT
レイアウト設計装置、レイアウト設計方法、及びレイアウト設計プログラム - 特許庁 - A layout can be provided with a design net list and a library cell.
レイアウトは、設計ネットリストとライブラリセルを備えることが出来る。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT DESIGN DEVICE AND LAYOUT CELL GENERATION METHOD
半導体集積回路設計装置とレイアウトセル作成方法 - 特許庁 - METHOD AND DEVICE FOR DATA CONVERSION OF LAYOUT DESIGN DATA
レイアウト設計データのデータ変換方法およびデータ変換装置 - 特許庁 - LAYOUT-DESIGN SUPPORT APPARATUS AND COMPUTER-READABLE RECORDING MEDIUM
レイアウト設計支援装置、コンピュータ読み取り可能な記録媒体 - 特許庁 - Section 1 Layout-Design Exploitation Right (Articles 10 to 21)
第一節 回路配置利用権（第十条—第二十一条） - 日本法令外国語訳データベースシステム - DESIGN VERIFICATION METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT AND LAYOUT TOOL
半導体集積回路の設計検証方法およびレイアウトツール - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT AND DESIGN METHOD FOR ITS LAYOUT
半導体集積回路及びそのレイアウトに関する設計方法 - 特許庁 - LAYOUT DESIGN METHOD, DEVICE AND PROGRAM FOR SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のレイアウト設計方法、装置及びプログラム - 特許庁 - LAYOUT DESIGN SUPPORT SYSTEM, METHOD AND PROGRAM FOR CONTROLLING THE SAME
レイアウト設計支援システム、その制御方法及び制御プログラム - 特許庁 - “protected layout-design (topography)” has the meaning assigned to that term by section 2 (1) of the Layout-design (Topography) of Integrated Circuits Ordinance (Cap 445)
「保護された回路配置」とは，集積回路の回路配置条例(Cap. 445)第2条 (1)により当該用語に与えられた意味を有する - 特許庁 - Article 16 (1) A holder of a layout-design exploitation right may establish an exclusive exploitation right in relation to his/her layout-design exploitation right.
第十六条 回路配置利用権者は、その回路配置利用権について専用利用権を設定することができる。 - 日本法令外国語訳データベースシステム - To shorten the time for making optimum design by visually evaluating layout in the layout design of a kitchen or the like.
厨房などのレイアウト設計において、視覚的にレイアウトの評価を行い、最適設計を行うための時間を短縮する。 - 特許庁 - METHOD FOR REUSING DESIGN ASSET OF OPERATIONAL AMPLIFIER, APPARATUS FOR GENERATING LAYOUT, AND PROGRAM FOR GENERATING LAYOUT
演算増幅器の設計資産の再利用方法、レイアウト作成装置およびレイアウト作成プログラム - 特許庁 - To provide a layout design device and a layout method, capable of achieving high integration of wiring.
配線の高集積化を実現することができるレイアウト設計装置及びレイアウト方法を得る。 - 特許庁 - In a step S1, layout data 1 having a hierarchical structure are prepared by layout data design.
ステップＳ１においてレイアウトデータ設計を行い、階層構造を有するレイアウトデータ１を作成する。 - 特許庁 - To provide a technology of realizing layout processing reflecting user's intention at layout design by properly maintaining sizes of containers set at layout.
レイアウト時に設定されたコンテナのサイズを適切に維持し、レイアウト設計時のユーザの意図を反映したレイアウト処理を実現する。 - 特許庁 - To efficiently design the layout of an LSI by extracting a manually arranged cell and enhancing efficiency in manual cell arrangement in an LSI layout design system concerning LSI layout design.
ＬＳＩのレイアウト設計において、ＬＳＩレイアウト設計システム上で、手配置するセルの抽出が行えるようにし、セルの手配置の効率を高めることで、ＬＳＩのレイアウト設計を効率化する。 - 特許庁 - DESIGN METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT AND MASK LAYOUT DESIGN METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路の設計方法、および半導体集積回路のマスクレイアウト設計方法 - 特許庁 - To shorten the design time by suppressing electro-migration at the stage of layout design in an integrated circuit of a VLSI or the like.
レイアウト設計の段階でエレクトロマイグレーションを抑制して、設計時間の短縮化を図る。 - 特許庁 - SENTENCE PREPARATION SUPPORT METHOD BASED ON LAYOUT DESIGN AND DEVICE THEREFOR
レイアウトデザインに基づく文章作成支援方法およびその装置 - 特許庁 - To provide a structure for a dual-port SRAM cell, and layout design.
デュアルポートＳＲＡＭセルの構造とレイアウト設計を提供する。 - 特許庁 - To provide the layout design method of a semiconductor integrated circuit in which a chip size can be reduced, a program and a layout design device.
チップサイズを縮小可能な半導体集積回路のレイアウト設計方法、プログラム、及びレイアウト設計装置を提供すること。 - 特許庁 - A storage unit 130 stores the editing results of the layout design data.
記憶部１３０は、レイアウト設計データの編集結果を格納する。 - 特許庁 - An elaboration unit generates a target layout from the checked design.
推敲ユニットは確認された設計から目標レイアウトを生成する。 - 特許庁
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- ※この記事は「日本法令外国語訳データベースシステム」の2010年9月現在の情報を転載しております。
