「Layout」を含む例文一覧(12076)
＜前へ 1 2 .... 31 32 33 34 35 36 37 38 39 .... 241 242 次へ＞- DETERMINATION METHOD AND DETERMINATION PROGRAM FOR LAYOUT AND WIRING OF LSI
ＬＳＩの配置配線の決定方法および決定プログラム - 特許庁 - DEVICE AND METHOD FOR GENERATING LAYOUT INFORMATION
レイアウト情報生成装置及びレイアウト情報生成方法 - 特許庁 - In that case, it will be necessary to change the layout of the cars.
その場合、その車両レイアウトの変更が必要となる。 - Weblio Email例文集 - To provide a method for selectively correcting a layout pattern.
レイアウトパターンを選択的に修正する方法を提供する。 - 特許庁 - To enable both of a quick review of a layout and a review of the details of the layout in a printing preview.
印刷プレビュー表示でレイアウトの素早い確認と、レイアウト内の詳細な部分の確認とを両立できるようにする。 - 特許庁 - The zigzag layout order of the sensing amplifier block is alternately superposed on the zigzag layout order of the column select input/output blocks.
感知増幅器ブロックのジグザグレイアウト順序は列選択入出力ブロックのジグザグレイアウト順序と交互に重ねる。 - 特許庁 - LAYOUT DESIGN METHOD AND DEVICE FOR SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のレイアウト設計方法及び装置 - 特許庁 - SEMICONDUCTOR DEVICE AND AUTOMATIC LAYOUT METHOD FOR THE SAME
半導体装置および半導体装置の自動レイアウト方法 - 特許庁 - Thus, the layout of the wall panel device 1 is freely set.
よって、壁パネル装置１のレイアウトを自由に設定できる。 - 特許庁 - An electronic part list system includes a part table creating part 13, a layout table creating part 14 and a layout part 15.
部品表作成部１３とレイアウト表作成部１４とレイアウト部１５とを具備する電子パーツリストシステムを用いる。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND LAYOUT DESIGN METHOD
半導体集積回路装置、およびそのレイアウト設計方法 - 特許庁 - METHOD OF LAYING OUT SEMICONDUCTOR INTEGRATED CIRCUIT AND LAYOUT PROGRAM
半導体集積回路のレイアウト方法およびレイアウトプログラム - 特許庁 - The layout 120 determines the layout of the image on the display 131 of the display unit 130 based on the linkage relationship.
レイアウト１２０はリンク関係に基づいて、表示部１３０のディスプレイ１３１における画像のレイアウトを決定する。 - 特許庁 - These small set layout data can be read through a network 8 by a small set layout data output means 6.
この小組レイアウトデータはネットワーク８を介して小組レイアウトデータ出力手段６において閲覧可能となる。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT AND MULTIPLE POWER SOURCE LAYOUT DESIGN METHOD
半導体集積回路及び多電源レイアウト設計方法 - 特許庁 - This cell bench controller 2 stores a plurality of layout patterns of a cell bench 1 in a layout storage means 2121.
セル作業台制御装置２は、レイアウト記憶手段２１２１において、セル作業台１のレイアウトパターンを複数記憶する。 - 特許庁 - The setting of a layout is carried out for each paper ejection tray (mail bin).
レイアウトの設定を各排紙トレイ（メールビン）ごとに行う。 - 特許庁 - METHOD FOR PREPARING SEAT LAYOUT, COMPUTER, AND PROGRAM
座席レイアウトを作成するための方法、コンピュータ及びプログラム - 特許庁 - APPARATUS, METHOD AND PROGRAM FOR LAYOUT DESIGN OF SEMICONDUCTOR DEVICE
半導体装置のレイアウト設計装置、方法及びプログラム - 特許庁 - To provide a layout designing method in which propagation signals can be synchronized without any large layout alteration.
大幅なレイアウト変更を行うことなく、伝播信号の同期を取ることが可能なレイアウト設計方法を提供する。 - 特許庁 - The image layout part 16 generates the layout image with the selected images vertically and horizontally arranged therein, according to the number of images determined.
画像レイアウト部２３は、決定した画像数に従い選択画像を縦横に配列したレイアウト画像を作成する。 - 特許庁 - INTEGRATED CIRCUIT AND POWER SOURCE WIRING LAYOUT DESIGNING METHOD THEREFOR
集積回路及びその電源配線レイアウト設計方法 - 特許庁 - To automatically obtain an optimum layout with the smallest layout area which is free of a dangerous pattern under given process conditions.
自動でかつ与えられたプロセス条件下で危険パターンのない最小のレイアウト面積となる最適レイアウトを得る。 - 特許庁 - AREA I/O, SEMICONDUCTOR INTEGRATED CIRCUIT, AND ITS LAYOUT METHOD
エリアＩ／Ｏ、半導体集積回路及びそのレイアウト方法 - 特許庁 - BASIC CELL FOR SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS LAYOUT METHOD
半導体集積回路の基本セル及びそのレイアウト方法 - 特許庁 - LAYOUT FOR DUT ARRAY USED FOR SEMICONDUCTOR WAFER TEST
半導体ウェハ・テストに用いられるＤＵＴアレイ用のレイアウト - 特許庁 - SEMICONDUCTOR DEVICE AND LAYOUT DESIGNING METHOD FOR SEMICONDUCTOR DEVICE
半導体装置及び半導体装置のレイアウト設計方法 - 特許庁 - LAYOUT DESIGN METHOD AND SYSTEM FOR SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のレイアウト設計方法及びシステム - 特許庁 - LAYOUT DESIGN SYSTEM AND METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のレイアウト設計システム及び方法 - 特許庁 - LAYOUT METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT AND DESIGN SYSTEM
半導体集積回路のレイアウト方法および設計システム - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND ITS LAYOUT WIRING METHOD
半導体集積回路装置及びその配置配線方法 - 特許庁 - SEMICONDUCTOR DEVICE AND LAYOUT DESIGN METHOD OF SEMICONDUCTOR DEVICE
半導体装置および半導体装置のレイアウト設計方法 - 特許庁 - A design layout information storage device 50 stores design layout information comprising the cell arrangement information and the wiring information.
デザインレイアウト情報記憶装置５０はセル配置情報及び配線情報からなるデザインレイアウト情報を保存する。 - 特許庁 - METHOD AND PROGRAM FOR DESIGNING MASK LAYOUT FOR INTEGRATED CIRCUIT AND OPTIMIZATION METHOD OF MASK LAYOUT OF INTEGRATED CIRCUIT
集積回路のためのマスク・レイアウト設計方法およびプログラムならびに集積回路のマスク・レイアウトの最適化方法 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS INTERNAL CIRCUITRY LAYOUT METHOD
半導体集積回路およびその内部回路レイアウト方法 - 特許庁 - SEMICONDUCTOR DEVICE, LAYOUT METHOD FOR SEMICONDUCTOR DEVICE, AND PROGRAM
半導体装置、半導体装置のレイアウト方法、及びプログラム - 特許庁 - LAYOUT VERIFICATION METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT, DESIGN METHOD, LAYOUT DESIGN PROGRAM, AND MANUFACTURING METHOD FOR THE SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のレイアウト検証方法、設計方法、レイアウト設計プログラム、半導体集積回路の製造方法 - 特許庁 - METHOD OF CHANGING LAYOUT OF RIBBON WIRE, PRODUCTION PROCESS OF WIRE HARNESS, LAYOUT CHANGING DEVICE FOR RIBBON WIRE, CONNECTOR AND WIRE HARNESS
リボン電線の配索変換方法、ワイヤハーネスの製造方法、リボン電線の配索変換装置、コネクタおよびワイヤハーネス - 特許庁 - To enable layout processing of linked text boxes on the same page or different pages to be performed by an existing layout engine.
既存のレイアウトエンジンで、同一ページ、或いは異なるページ上のリンクされたテキストボックスのレイアウト処理を可能とする。 - 特許庁 - The original data (12) defining an original layout (10) are prescribed.
原レイアウト（１０）を定義する原データ（１２）が規定される。 - 特許庁 - LAYOUT STRUCTURE FOR ELECTRODE PIN OF ORGANIC LIGHT EMITTING DIODE DISPLAY
有機発光ダイオードディスプレイの電極ピンのレイアウト構造 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD FOR ITS WIRING LAYOUT
半導体集積回路装置及びその配線レイアウト方法 - 特許庁 - ELEMENT LAYOUT WIRING APPARATUS, MANUFACTURING METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT, ELEMENT LAYOUT WIRING METHOD, CONTROL PROGRAM, AND RECORDING MEDIUM
素子配置配線装置、半導体集積回路の製造方法、素子配置配線方法、制御プログラム、および記録媒体 - 特許庁 - To provide a lens layout block device capable of automatically performing layout and blocking of a lens in a limited space.
限られたスペースで自動的にレンズのレイアウトおよびブロックを行うことができるレンズ用レイアウト・ブロック装置を提供する。 - 特許庁 - STANDARD CELL, SEMICONDUCTOR INTEGRATED CIRCUIT, AND LAYOUT METHOD THEREFOR
スタンダードセル、半導体集積回路およびそのレイアウト方法 - 特許庁 - VERIFICATION METHOD AND LAYOUT METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路の検証方法及びレイアウト方法 - 特許庁 - METHOD AND DEVICE FOR DESIGNING LAYOUT OF SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のレイアウト設計方法および装置 - 特許庁 - To shorten the interval of a design by improving timing and suppressing the repetition of re-layout in a layout design of an LSI.
ＬＳＩのレイアウト設計において，タイミング改善と再レイアウトの繰り返しを抑え，設計期間の短縮を図る。 - 特許庁 - TURBINE ROTOR BLADE AND LAYOUT METHOD OF INLET OF COOLING CIRCUIT
タービンロータブレードおよび冷却回路の入口の配置方法 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS LAYOUT DESIGN METHOD
半導体集積回路装置及びそのレイアウト設計方法 - 特許庁
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