「Memory Array」を含む例文一覧(3046)

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  • A nonvolatile semiconductor memory device 1 includes a memory cell array 10 having a plurality of memory cells capable of storing multiple bits, a plurality of bit lines connected to the memory cell array 10, and a control circuit 19.
    不揮発性半導体記憶装置１は、複数ビットを記憶可能なメモリセルを複数個有するメモリセルアレイ１０と、メモリセルアレイ１０に接続された複数のビット線と、制御回路１９とを含む。 - 特許庁
  • METHOD FOR FABRICATING NANO-SCALE RESISTANCE CROSS-POINT MEMORY ARRAY AND DEVICE
    ナノスケール抵抗クロスポイント型メモリアレイおよびデバイスを製造する方法 - 特許庁
  • Different wait state values are provided in different portions of the flash memory array so as to adjust different degradation levels of the flash memory array.
    異なる待機状態値は、フラッシュメモリ列の異なる品質低下の度合いを適応させるためにフラッシュメモリ列の異なる部分に設けられる。 - 特許庁
  • A signal is supplied to one memory array 10 at a rising edge of the clock, and a signal is applied to the other memory array 20 at a falling edge.
    また、前記クロックの立上りで一方のメモリアレイ１０に信号を供給し、立下りで他方のメモリアレイ２０に信号を供給させる。 - 特許庁
  • METHOD AND SYSTEM FOR IMPROVING PROGRAM ACCESSING MEMORY ARRAY
    メモリ配列にアクセスするプログラムを改良するための方法およびシステム - 特許庁
  • INTEGRATED CIRCUIT WITH MEMORY CELL ARRAY AND METHOD FOR FORMING SAME
    メモリセルアレイを備えた集積回路および集積回路の形成方法 - 特許庁
  • And, first, an electric characteristic test is performed respectively for the memory array and the redundant memory array in characteristic test processes S10 to S40.
    そして、先ず、特性テスト工程Ｓ１０〜Ｓ４０において、メモリアレイ及び冗長メモリアレイに対してそれぞれ電気的な特性テストを行う。 - 特許庁
  • A memory array is divided into blocks performing parallel write-in of data.
    メモリアレイを並列なデータ書込を実行するブロック毎に分割する。 - 特許庁
  • A non-volatile memory array includes a plurality of word-lines and a plurality of columns.
    不揮発性メモリアレイが、複数のワード線と複数の列を備える。 - 特許庁
  • MFIS FERRODIELECTRIC MEMORY ARRAY ON SOI AND ITS MANUFACTURING METHOD
    ＳＯＩ上のＭＦＩＳ強誘電体メモリアレイおよびその製造方法 - 特許庁
  • NAND FLASH MEMORY ARRAY HAVING PILLAR STRUCTURE AND METHOD FOR MANUFACTURING THE SAME
    柱構造を有するＮＡＮＤフラッシュメモリアレイ及びその製造方法 - 特許庁
  • On the other hand, a syndrome signal is generated from the data read out from the memory cell array 1 and the test data read out from the test data memory cell array 2.
    一方、メモリセルアレイ１から読み出したデータと検査データメモリセルアレイ２から読み出した検査データとからシンドローム信号を生成する。 - 特許庁
  • METHOD FOR ERASING NON-VOLATILE MEMORY CELL OF FIELD- PROGRAMMABLE GATE ARRAY
    フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 - 特許庁
  • To provide a high speed technique to read data from a memory array.
    本発明は、メモリアレイからデータを読取る高速技術を提供する。 - 特許庁
  • Steering and bit lines are segmented along columns of a memory cell array.
    ステアリングラインとビットラインとはメモリセルアレイの列に沿ってセグメント化される。 - 特許庁
  • To perform read operation which has high reliability in a nonvolatile memory array.
    不揮発性メモリアレイにおいて信頼性の高い読み出し動作を行う。 - 特許庁
  • The device is provided with a memory cell array, a Y-gating circuit and a page buffer 122.
    メモリセルアレイ、Ｙ−ゲーティング回路、およびページバッファ１２２を備える。 - 特許庁
  • RESISTIVE CROSS POINT MEMORY CELL ARRAY WITH CROSS COUPLE LATCHING SENSE AMPLIFIER
    クロスカップルラッチ型センス増幅器を有する抵抗性クロスポイントメモリセルアレイ - 特許庁
  • RESISTIVE CROSS POINT MEMORY ARRAY HAVING CHARGE INJECTION DIFFERENTIAL SENSE AMPLIFIER
    電荷注入差動センス増幅器を有する抵抗性クロスポイントメモリアレイ - 特許庁
  • DISTRIBUTED MEMORY ARRAY SUPPORTING RANDOM ACCESS AND FILE STORAGE OPERATIONS
    ランダムアクセス動作及びファイル格納動作をサポートする分散型メモリアレイ - 特許庁
  • In a memory 10, on the downstream side of a diversion path 20, a merging path 40 is connected via a memory line array 30 as a functional element array.
    メモリ１０では、分流路２０の下流側に、機能エレメントアレイとしてのメモリ行アレイ３０を介して合流路４０が接続されている。 - 特許庁
  • The memory areas may overlap: copying takes place as though the bytes in src are first copied into a temporary array that does not overlap src or dest ,
    コピー元とコピー先の領域が重なっていてもよい。 - JM
  • HIGH DENSITY SOI CROSSPOINT MEMORY ARRAY AND ITS MANUFACTURING METHOD
    高密度ＳＯＩクロスポイントメモリアレイおよびそれを製造するための方法 - 特許庁
  • When data is read out from the memory array, data is read out from both sides of the memory array through the input/output control circuit CKT and the switch SWR.
    メモリアレイからデータを読み出す際には、入出力制御回路ＣＫＴ、スイッチＳＷＲを介してメモリアレイの両側から読み出される。 - 特許庁
  • Thereby, access to the memory cell array is made in correct timing.
    これにより正しいタイミングでメモリセルアレイに対するアクセスが行われる。 - 特許庁
  • To increase the total capacity of a cache memory on a memory board during the operation of an array device without reducing the redundancy of the array device.
    アレイ装置の冗長性を減少させることなく、アレイ装置の運用中においてメモリボード上のキャッシュメモリの総容量を大きくする。 - 特許庁
  • FERROELECTRIC TYPE NONVOLATILE SEMICONDUCTOR MEMORY ARRAY AND DRIVING METHOD THEREFOR
    強誘電体型不揮発性半導体メモリアレイ及びその駆動方法 - 特許庁
  • The semiconductor storage device has a memory array 3, a data register 5 which performs data I/O between the above memory array, and control circuits 6, 7, 12, 14, 16, and 18.
    メモリアレイ３と、前記メモリアレイとの間でデータの入出力を行うデータレジスタ５と、制御回路６，７，１２，１４，１６，１８とを有する。 - 特許庁
  • The method for programming and erasing the memory array, comprises a step of adapting the programming or erasing pulse to the current state of the memory array.
    メモリアレイをプログラミングおよび消去方法は、メモリアレイの現在の状態に対しプログラミングまたは消去パルスを適応させるステップを含む。 - 特許庁
  • MEMORY CELL ARRAY HAVING FERROELECTRIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME
    強誘電体キャパシタを有するメモリセルアレイおよびその製造方法 - 特許庁
  • All of the port buffers (1) transmit data to the memory array on the first common bus, (2) receive data from the memory array on the second common bus.
    ポートバッファの全ては、（ｉ）第一の共通バス上でメモリアレイにデータを送信し、（ｉｉ）第二の共通バス上でメモリアレイからデータを受信する。 - 特許庁
  • In addition to a regular memory array consisting of such memory array ARY, a redundant memory array similarly furnished with the SAA and the adjacent ECC is provided in a chip to relieve a defect developed at the manufacture.
    チップ内には、このようなメモリアレイＡＲＹからなる正規メモリアレイに加えて、これと同様にＳＡＡおよびそれに隣接するＥＣＣを備えた冗長メモリアレイを設け、製造時に発生する欠陥を救済する。 - 特許庁
  • To provide a nonvolatile semiconductor memory which comprises a memory cell array comprised of sidewall type memory cells, and is capable of block erasure equal with a flash memory.
    サイドウォール型メモリセルで構成されたメモリセルアレイを備え、且つ、フラッシュメモリと同等にブロック消去が可能な不揮発性半導体記憶装置を提供する。 - 特許庁
  • The nonvolatile magnetic thin film memory device has: a substrate; and a memory cell array composed of memory cells each having a magnetoresistance effect element, the memory cells being two-dimensionally arranged on the substrate.
    不揮発磁気薄膜メモリ装置は、基板と、その基板上に磁気抵抗効果素子を有するメモリセルが二次元状に配されたメモリセルアレイとを有している。 - 特許庁
  • PHASE CHANGE TYPE NONVOLATILE MEMORY CELL, MEMORY ARRAY USING PHASE CHANGE TYPE NONVOLATILE MEMORY CELL AND METHOD FOR RECORDING INFORMATION IN PHASE CHANGE TYPE NONVOLATILE MEMORY CELL
    相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法 - 特許庁
  • The memory array includes a memory layer with a hysteresis domain which has a domain axis extending between a 1st memory layer surface and a 2nd memory layer surface.
    メモリ・アレイは、第１のメモリ層表面と第２のメモリ層表面との間に延びるドメイン軸を有するヒステリシス・ドメインを有するメモリ層を含む。 - 特許庁
  • A usual access area corresponding to the field memory and a data temporary area corresponding to the line memory are arranged in a memory cell array 10.
    メモリセルアレイ１０にフィールドメモリに相当する通常アクセス領域とラインメモリに相当するデータ一時保存領域を設ける。 - 特許庁
  • The memory includes bit lines, word lines, and a memory cell array including memory cells provided corresponding to intersections of the bit lines and the word lines.
    メモリは、ビット線と、ワード線と、ビット線とワード線との交点に対応して設けられたメモリセルを含むメモリセルアレイとを備える。 - 特許庁
  • A ferroelectric memory device comprises a memory cell array in which a plurality of memory cells having at least a ferroelectric capacity are arranged.
    強誘電体メモリ装置は、少なくとも強誘電体キャパシタを有するメモリセルが複数配列されたメモリセルアレイを含む。 - 特許庁
  • A nonvolatile semiconductor storage device 100 includes a normal memory cell array 120 having a plurality of nonvolatile memories, redundant memory cell arrays 132 to 138 respectively having a plurality of nonvolatile memory cells for relieving a defective memory cell in the normal memory cell array 120, and a redundant memory cell array selection circuit 140 for selecting at least one redundant memory cell array among the redundant memory cell arrays 132 to 138.
    不揮発性半導体記憶装置１００は、複数の不揮発性メモリーを有する正規メモリーセルアレイ１２０と、それぞれが正規メモリーセルアレイ１２０内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する冗長メモリーセルアレイ１３２〜１３８と、冗長メモリーセルアレイ１３２〜１３８のうち少なくとも１つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路１４０とを含む。 - 特許庁
  • To provide a cross-point type ferroelectric memory of high quality, wherein a memory cell array constituted of ferroelectric capacitors in the cross-point type ferroelectric memory in which lamination of a plurality of layers is performed, and memory cell array arranged in each layer via an interlayer insulator prevents noise from adjacent memory cell array.
    強誘電体キャパシタからなるメモリセルアレイが、複数層積層されたクロスポイント型強誘電体メモリにおいて、層間絶縁層を介して各層に配置されたメモリセルアレイが、隣接するメモリセルアレイから受けるノイズを防止して、高品質なクロスポイント型強誘電体メモリを提供する。 - 特許庁
  • A memory array is divided into a plurality of cell array blocks, a bit line BL and a word line WL are continuously provided in a cell array block 11, and a memory cell is arranged at the intersection part.
    メモリセルアレイは複数のセルアレイブロックに分割され、その一つのセルアレイブロック１１内ではビット線ＢＬとワード線ＷＬが連続的に配設され、その交差部にメモリセルが配置される。 - 特許庁
  • A memory cell array 17a includes memory cells (first memory cells) MC, which store data, and retreat memory cells (second memory cells) RMC for data at the time of refreshing, the retreat memory cells being for temporally storing data at the time refreshing.
    メモリセルアレイ１７ａは、データを記憶しているメモリセル（第１メモリセル）ＭＣとリフレッシュ時に一旦データを保持するためのリフレッシュ時データ用退避メモリセル（第２メモリセル）ＲＭＣとが含まれる。 - 特許庁
  • A memory cell array has a unit composed of a memory cell 1 and two select transistors sandwiching it.
    メモリセルアレイは、１個のメモリセルとこれを挟み込む２個のセレクトトランジスタとから構成されるユニットを有する。 - 特許庁
  • The memory array has a plurality of nonvolatile memory transistors of which the threshold voltage can be changed electrically.
    前記メモリアレイは、電気的に閾値電圧を変更可能にされる複数の不揮発性メモリトランジスタを有する。 - 特許庁
  • A memory size calculation formula generation part 130 generates a calculation formula of a size of a memory to be accessed by the array.
    メモリサイズ計算式生成部１３０は，配列がアクセスするメモリサイズの計算式を生成する。 - 特許庁
  • Dummy cells (DML) having a low threshold value voltage are lined up into memory cells and arranged in a memory cell array (MAi).
    しきい値電圧の低いダミーセル（ＤＭＬ）をメモリセルアレイ（ＭＡｉ）内にメモリセルに整列して配置する。 - 特許庁
  • The memory cell array 1 has memory cells connected to the word lines and bit lines and arranged in matrix.
    メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁
  • Each sense amplifier array SL2-SL4 is positioned between tow adjacent memory blocks, and it is shared by these two memory blocks.
    各センスアンプ列SL2〜SL4は、隣接する２個のメモリブロック間に位置し、これ等２個のメモリブロックで共用される。 - 特許庁
  • A plurality of scan path registers are connected by an array of static random access memory (SRAM) units of a plurality of memory cells.
    複数のスキャンパスレジスタは、複数のメモリセルからなるスタティックランダムアクセスメモリ(SRAM)アレイによって接続される。 - 特許庁
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