「Memory Array」を含む例文一覧(3046)
＜前へ 1 2 .... 10 11 12 13 14 15 16 17 18 .... 60 61 次へ＞- To provide a nonvolatile semiconductor memory in which only data of a part of a memory array can be erased.
メモリアレイの一部のデータのみを消去することが可能な不揮発性半導体記憶装置を提供する。 - 特許庁 - The power supply for a memory block 100 including the memory array 110 is the boosting circuit 190.
このメモリセルアレイ１１０を含むメモリブロック１００は、その電力供給源を昇圧回路１９０とする。 - 特許庁 - To provide a semiconductor memory device in which delay in access time and/or area of memory cell array can be reduced.
アクセス時間の遅延及び／或いはメモリセルアレイ面積を減少させうる半導体メモリデバイスを提供する。 - 特許庁 - The memory array further includes second random access memory elements arranged in at least one additional column.
本メモリアレイは、更に、少なくとも１個の付加的な列に配列された第二ランダムアクセスメモリ要素を包含している。 - 特許庁 - Each of memory cells in a memory cell array 100 holds n bit data corresponding to 2^n threshold levels.
メモリセルアレイ１００中のメモリセルの各々は、２^n個のしきい値レベルに対応してｎビットのデータを保持できる。 - 特許庁 - To reduce dependency of threshold voltage of a memory cell of an AG_AND type flash memory for a place in an array.
ＡＧ＿ＡＮＤ型フラッシュメモリのメモリセルのしきい値電圧のアレイ内場所に対する依存性を低減する。 - 特許庁 - CACHE MEMORY DEVICE AND METHOD THEREOF FOR STORING HIERARCHICAL MEMORY ITEM AND CACHE TAG WITHIN SINGLE CACHE ARRAY STRUCTURE
階層化された記憶項目とキャッシュタグを単一キャッシュアレイ構造に格納するキャッシュメモリ装置及び方法 - 特許庁 - In the memory array 54, channels of each memory cell are formed in the vertical direction and capacity increase by the small area is attained.
メモリアレイ５４は、各メモリセルのチャネルが縦方向に形成され、小面積での大容量化が図られている。 - 特許庁 - A nonvolatile semiconductor memory device is formed from an array of memory cells 10 arranged in lines 20 and rows 22 in a semiconductor substrate 100.
半導体基板（１００）内に行（２０）と列（２２）として構成されたメモリ・セル（１０）のアレイから形成される。 - 特許庁 - The memory cell is used in a NAND array where the memory operations are controlled by voltages on the word lines and column selectors.
メモリ・セルは、メモリ操作がワード線及び列セレクタの電圧によって制御されるＮＡＮＤアレーで使用される。 - 特許庁 - The built-in memory can be initialized in a short time by specifying simultaneously plural words for a memory cell array 5.
メモリセルにアレイ５に対して、複数ワードを同時に指定することにより、内蔵メモリを短時間で初期化できる。 - 特許庁 - This nonvolatile semiconductor memory device has a regular cell array 200 in which a plurality of twin memory cells 100 are arranged.
不揮発性半導体記憶装置は、ツインメモリセル１００を複数配列したレギュラーセルアレイ２００を有する。 - 特許庁 - To form a memory cell array by using a self-aligning technique in a split type nonvolatile memory having a floating gate.
フローティングゲートを有するスプリット型不揮発性メモリにおいて、自己整合手法によりメモリセルアレイを形成する。 - 特許庁 - Memory cells including phase-change elements arranged in an intersection part of a bit line and word line are provided in a memory cell array 18.
ビット線とワード線の交差部に備えられる、相変化素子を含むメモリセルをメモリセルアレイ１８内に備える。 - 特許庁 - To write or read a plurality of memory transistors continuing to a word line in parallel in a VG memory cell array.
ＶＧ型メモリセルアレイにおいて、ワード線に連なる複数のメモリトランジスタを並列に書き込みまたは読み出す。 - 特許庁 - The memory cell array in the semiconductor storage system is configured so that 3-bit information can be stored in one memory cell MC.
メモリセルアレイは、１つのメモリセルＭＣ中に３ビットの情報を記憶することが可能に構成されている。 - 特許庁 - Each chip includes a memory cell array, the chip address memory, the determination part, the control signal setting part, and the chip address setting part.
各チップは、メモリセルアレイ、チップアドレスメモリ、判定部、制御信号設定部およびチップアドレス設定部を備える。 - 特許庁 - A memory cell array 1 includes a plurality of memory cells connected to a word line and a bit line and arranged in a matrix.
メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁 - A memory controller 30 accesses the memory array 32 based on the normal address generated by the decryption circuit 31.
メモリコントローラ３０は、復号回路３１により生成された正規アドレスに基づいてメモリアレイ３２にアクセスする。 - 特許庁 - A semiconductor memory is provided with pads 41, 42, a power source voltage supply circuit 70, and a memory cell array 110.
半導体記憶装置は、パッド４１，４２、電源電圧供給回路７０、およびメモリセルアレイ１１０を備える。 - 特許庁 - The input/output circuit band 13 inputs and outputs selectively data in/from the memory cell array 11 and the memory cell 12.
入出力回路帯１３は、メモリセルアレイ１１とメモリセルアレイ１２とに選択的にデータを入出力する。 - 特許庁 - FERROELECTRIC CAPACITOR, ITS MANUFACTURING METHOD, MEMORY CELL ARRAY, METHOD OF MANUFACTURING DIELECTRIC CAPACITOR, AND MEMORY DEVICE
強誘電体キャパシタおよびその製造方法、メモリセルアレイ、誘電体キャパシタの製造方法、ならびに、メモリ装置 - 特許庁 - Data are transferred between registers and between memory cells of the register memory cell array through the internal data bus line.
内部データバス線を介してレジスタ間データ転送およびレジスターメモリセルアレイのメモリセル間のデータ転送を行う。 - 特許庁 - An addressing circuit (250) operates to address one or more memory element in a crosspoint memory array (25).
アドレス指定回路(250)は、クロスポイントメモリアレイ(25)内の１つ以上のメモリ素子をアドレス指定するよう動作可能である。 - 特許庁 - NONVOLATILE MEMORY CELL WITH TRENCH HAVING FIRST PART DEEPER THAN SECOND PART, ARRAY OF MEMORY CELL AND MANUFACTURING METHOD THEREOF
第２の部分より深い第１の部分を有するトレンチの不揮発性メモリセル、そのメモリセルのアレイ及び製造方法 - 特許庁 - The disk array controller 100 is provided with a plurality of data cache memory parts 105-1 to 105-3 and a parity cache memory part 106.
ディスクアレイ制御装置100 内には、複数個のデータキャッシュメモリ部105-1 〜105-3 と、パリティキャッシュメモリ部106 とが設けられている。 - 特許庁 - The write circuit (24) for a large array (10) of memory cells (12) of Magnetic Random Access Memory (MRAM) device (8).
磁気ランダムアクセスメモリ（ＭＲＡＭ）装置（８）のメモリセル（１２）の大規模なアレイ（１０）のための書き込み回路（２４）。 - 特許庁 - A memory cell array block in the memory apparatus which is divided basing a twist bitline as reference is addressed in a block address.
ツイストビットラインを基準に分けられるメモリ装置内のメモリセルアレイブロックがブロックアドレスによりアドレッシングされる。 - 特許庁 - To provide a semiconductor memory device which restrains the area increase rate of a memory cell array and on which an ECC circuit is mounted.
メモリセルアレイの面積増加率を抑えてＥＣＣ回路を搭載した半導体記憶装置を提供する。 - 特許庁 - The memory device includes a nonvolatile memory array having a first emulated memory region and a second emulated memory region, and a controller having an interface.
メモリデバイスは、エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を有する不揮発性メモリアレイと、インターフェースを有するコントローラとを備えている。 - 特許庁 - The nonvolatile semiconductor memory device includes: a memory cell array including memory cells MC; and a control unit 20 to control a signal applied to the memory cells.
複数のメモリセルＭＣを有するメモリセルアレイと、複数のメモリセルに印加される信号を制御する制御部２０と、を備えた不揮発性半導体記憶装置が提供される。 - 特許庁 - Forming is executed for the first memory cells MC in a selectively specified area of the memory cell array, and thereby the first memory cells MC are changed to second nonvolatile memory cells MCa.
メモリセルアレイの中から選択的に指定された領域において第１メモリセルＭＣに対するフォーミングが実行され、不揮発性の第２メモリセルＭＣａに変更される。 - 特許庁 - In this semiconductor memory device, a program memory cell block 30 for storing program data and a regular memory cell block 21 for storing ordinary data are arranged at the same memory array.
この半導体装置では、プログラムデータを記憶するためのプログラムメモリセルブロック３０と、通常のデータを記憶するための正規メモリセルブロック２１とを同じメモリアレイに配置する。 - 特許庁 - A semiconductor memory device is provided with a memory array section 1, word lines 2, memory cells 3, bit lines 4, sense amplifiers 5, dummy bit lines 6, dummy memory cells 7, and a plurality of dummy sense amplifiers 8a, 8b, 8c.
半導体記憶装置に、メモリアレイ部１、ワード線２、メモリセル３、ビット線４、センスアンプ５、ダミービット線６、ダミーメモリセル７、および複数のダミーセンスアンプ８ａ，ｂ，ｃを設ける。 - 特許庁 - A semiconductor memory device includes a memory cell array 1 including a memory cell transistor MC, an output latch circuit 3, a dummy memory cell (DC) 6, a CMOS inverter 4, and a read control circuit 5.
メモリセルトランジスタＭＣを有するメモリセルアレイ１と、出力ラッチ回路３と、ダミーメモリセル（ＤＣ）６と、ＣＭＯＳインバータ４および読み出し制御回路５とを有する。 - 特許庁 - To reduce the time for calculating a repair method for repairing a defective cell of a main memory cell array using a spare cell array.
メインメモリセルアレイの不良セルをスペアセルアレイで救済する救済方法を算出する時間を短縮すること。 - 特許庁 - To reduce power consumption during programming operation in a nonvolatile memory array built in a virtually grounded array structure.
仮想接地アレイ構造により構成された不揮発性メモリアレイにおいて、プログラム動作時の消費電力を低減する。 - 特許庁 - To provide a method of forming a resistive random access memory array and a fuse array on the same substrate and an integrated circuit therefor.
抵抗ランダムアクセスメモリアレイが、ヒューズアレイと同一の基板上に形成する方法及びその集積回路を提供する。 - 特許庁 - Due to this array structure, the dimension in the row direction of the memory cell array can be reduced, remarkably reducing the area thereof.
このアレイ構造により、メモリセルアレイの行方向寸法が縮小され、面積を大幅に縮小することができる。 - 特許庁 - A peripheral circuit 5 is disposed adjacent to a memory array 2 to read data from and write data in the array 2.
周辺回路５は、メモリアレイ２に隣接して配置されて、メモリアレイ２に対してデータ読出およびデータ書込を実行する。 - 特許庁 - To detect and separate a short-circuiting defect in an array without increasing an array area in a semiconductor memory device.
半導体記憶装置においてアレイ面積を増大させることなくアレイ内の短絡不良を検出して分離する。 - 特許庁 - Next, data check of the memory cell array 30 is performed and an abnormal/normal state is discriminated.
次に、メモリセルアレイ３０のデータチェックを行って異常の有無を判定する。 - 特許庁 - REPLACEMENT INFORMATION MEMORY ELEMENT ARRAY AND SUBSTITUTE INFORMATION READ-OUT DEVICE USING THE SAME
置換情報記憶素子アレイおよびそれを用いた置換情報読出し装置 - 特許庁 - A device based on a memory cell, an array structure, and its manufacturing method are also provided.
さらに、メモリセルおよびアレイ構造に基づく装置およびその製造方法。 - 特許庁 - A memory array that includes such a magnetic tunnel junction 200 is also provided.
このような磁気トンネル接合デバイス２００を備えたメモリ・アレイも提供する。 - 特許庁 - A memory cell array 3 has a plurality of districts containing a plurality of physical blocks.
メモリセルアレイ3は、複数の物理ブロックを含む複数のディストリクトを有している。 - 特許庁 - To provide technology to prevent data read speed from a memory cell array from being restricted.
メモリセルアレイからのデータ読み出し速度が律速されない技術を提供する。 - 特許庁 - To establish a reference signal for a memory cell of a MRAM array having high reliability.
MRAMアレイのメモリセルのための信頼性の高い基準信号を確立すること。 - 特許庁 - To propose a magnetic random access memory (MRAM) having a cell array structure suitable for high integration of a cell.
セルの高集積化に適したセルアレイ構造のＭＲＡＭを提案する。 - 特許庁 - This device comprises a memory cell array 1 consisting of a plurality of sub-arrays and a control circuit 5.
複数のサブアレイからなるメモリセルアレイ１、および制御回路５を含む。 - 特許庁
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