「Most Significant Bit」を含む例文一覧(129)

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  • The branch point on the branch path 20A is determined by the number of matched bits from a most significant bit of a destination address DA of the packet pair.
    分流路２０Ａ上の分岐点は、パケットペアの行先アドレスＤＡの最上位ビットからの一致ビット数により定まる。 - 特許庁
  • Each comparator circuit 10 located in parallel like a flash type executes successive approximation operations within a hold operating period of a sample-hold circuit 10 and A/D conversion is applied from the most significant bit to the least significant bit.
    サンプルホールド回路１０４のホールド動作期間内に、フラッシュ型のように並列に配置した各比較回路１０３にて順次比較動作が行われ、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。 - 特許庁
  • Using the most significant bit of a row address output from the memory controller 12, the address-generating circuit 120 generates a bank address B2 for the most significant bit required for identifying the memory cell to be accessed and outputs the generated bank address B2 to the SDRAM 110.
    アドレス生成回路１２０は、メモリコントローラ１２から出力されたロウアドレスの最上位ビットを用いて、アクセス対象となるメモリセルを特定するために不足する最上位ビットのバンクアドレスＢ２を生成し、生成されたバンクアドレスＢ２をＳＤＲＡＭ１１０に出力する。 - 特許庁
  • Accordingly, the most significant bit of the value of luminance adjusted by the compression conversion part 6 is 0, and the valid bit number of each image data is 7.
    これにより、圧縮変換部６で調整された輝度の値は、最上位ビットが０となり、各画像データの有効ビット数は７ビットとなって１ビット削減される。 - 特許庁
  • The transmitter T generates a symbol of four-valued FSK from the bit of the most significant part of the encoded sound data and a redundant bit of a value "0" when the communication quality is bad.
    通信品質が悪い場合は、符号化された音声データの最重要部分のビットと、値“０”の冗長なビットとから、４値ＦＳＫのシンボルを生成する。 - 特許庁
  • Deriving the N-bit PON port identifier includes mapping N-1 least significant bits (LSB) of the M-bit multicast address to N-1 LSB of the N-bit PON port identifier and setting a 1 most significant bit (MSB) of the N-bit PON port identifier to a bit setting that designates the N-bit PON port identifier as being a multicast port identifier.
    ＮビットＰＯＮポート識別子を導出することは、ＭビットマルチキャストアドレスのＮ−１個の最下位ビット（ＬＳＢ）をＮビットＰＯＮポート識別子のＮ−１個のＬＳＢにマッピングすること、および、ＮビットＰＯＮポート識別子の１個の最上位ビット（ＭＳＢ）を、ＮビットＰＯＮポート識別子をマルチキャストポート識別子であるとして指定するビット設定に設定することを含む。 - 特許庁
  • In order to split the array, the most significant bit in the array is utilized to uniquely identify addresses of the first and second threads.
    アレイを分割するために、アレイ中の最上位ビットは、第１および第２のスレッドのアドレスを一義的に識別するのに使用される。 - 特許庁
  • First and second input buffer circuits receive N least significant bits (N is any natural number) and N most significant bits respectively out of M bit data inputted through input/output pins.
    第１、第２入力バッファ回路は、前記入出力ピンを通じて入力されたＭビットデータのうち、Ｎ個の下位ビット（Ｎは自然数）、Ｎ個の上位ビットを各々受け入れる。 - 特許庁
  • Spare memory array block is configured to be selected by the 12-bit row address of 4K cycle out of the 13-bit row address of 8K cycle excluding the most significant row address bit RA13.
    予備メモリアレイブロックは８ＫサイクルのロウアドレスＲＡ１〜ＲＡ１３に対応する１３ビットのロウアドレスのうち最上位ロウアドレスＲＡ１３を除く４Ｋサイクル分の１２ビットのロウアドレスによって選択されるように構成する。 - 特許庁
  • A row address decoder 26 of a semiconductor memory device 10 generates internal row address signals RAD<0:11>, /RAD<0:11> in which the most significant bit and the least significant bit of row address signals RA<0:11>, /RA<0:11> corresponding respectively to address signals A0-A11 are replaced each other.
    半導体記憶装置１０の行アドレスデコーダ２６によって、アドレス信号Ａ０〜Ａ１１にそれぞれ対応する行アドレス信号ＲＡ＜０：１１＞，／ＲＡ＜０：１１＞の最上位ビットと最下位ビットとが入替えられた内部行アドレス信号ＲＡＤ＜０：１１＞，／ＲＡＤ＜０：１１＞が生成される。 - 特許庁
  • A memory 7 stores a controlled variable uniquely decided based on the most significant digit of the effective data by the bit check unit 5 in advance, a memory read unit 6 reads the controlled variable from the memory 7 based on the bit position of the most significant digit with the effective data checked by the bit check unit 5, and a power circuit 1 is controlled by the controlled variable.
    メモリ７には、ビット確認部５で有効データの最上位１桁に基づき一意に決定される制御量を予め格納しておき、メモリ読出部６にてビット確認部５で確認された有効データの存在する最上位１桁のビット位置に基づいてメモリ７から制御量を読み出し、この制御量により電源回路１を制御する。 - 特許庁
  • To provide a data communication system discriminating first line data at the top of block data without the need for using the most significant bit for a data identifier.
    最上位ビットをデータ識別子として用いることなく、ブロックデータの先頭の列データを判別することができるデータ通信システムを提供する。 - 特許庁
  • The most significant bit of a signal converted into a digital signal by an A/D conversion section 71 and supplied to a register 72 is extracted by an MSB extraction section 73, and supplied to an n-bit string holding section 74.
    Ａ／Ｄ変換部７１でデジタル信号に変換され、レジスタ７２に供給された信号の最上位ビットが、ＭＳＢ抽出部７３により抽出されて、ｎビット列保持部７４に供給される。 - 特許庁
  • A first shifter 13 shits bits of the total sum of the bit data in a direction of the most significant bit by the number of power times as to each number of powers of terms of ak=1 in the denominator of the approximate value to calculate each shift value.
    第１シフタ１３は、ビットデータの総和を近似値の分母のａｋ＝１の項の各冪乗数について冪数の回数分、上位桁方向にビットシフトして、各シフト値を算出する。 - 特許庁
  • At memory area 51, the most significant bit (bit 7) of each multi-valued data (in Fig. 5, data 0 - data 15) is gathered in order of each multi-valued data to be stored at one place as shown by a batched part.
    メモリ領域５１では、各多値データ（図５では、データ０乃至データ１５）の最上位ビット（ビット７）が各多値データ順に集められて、斜線部で示されるように１箇所にまとめて格納される。 - 特許庁
  • The square arithmetic units 110 and 115 respectively include two unsigned multipliers for the most significant digit bit and the least significant digit bit and one signed multiplier for a cross product term, arrange the resultant products by shifting and addition, and employ an equivalent processing element.
    平方演算ユニット１１０、１１５は、それぞれ最下位ビットと最上位ビットに対する２つの符号なし乗算器とクロス乗積項に対する１つの符号付き乗算器を含み、この積をシフトと加算によって整列させ、及び同等の処理素子を採用する。 - 特許庁
  • A digital video signal is inscribed with many pieces of bit signals from the most significant bits to the least significant bits and respective adjacent bits are divided into groups of two or more to be made to be scanned by using scanning electrodes being different with each other.
    ディジタル映像信号を最上位ビットから最下位ビットまで多数個のビット信号で表記し、各々の隣接ビットを２以上のグループに分離して互いに異なる走査電極を使用して走査させる。 - 特許庁
  • The image processing method for compressing image information by truncation of the bit plane of image information comprises a step for extracting the number of most significant effective bits in each bit plane, and a step for determining the level of a bit plane being truncated based on the number of most significant effective bits thus extracted.
    画像情報のビットプレーンのトランケーションにより画像情報を圧縮する画像処理方法において、各ビットプレーンにおける最上位有効ビットの個数を抽出する抽出ステップと、前記抽出ステップにより抽出された前記最上位有効ビットの個数に基づいて、トランケーションするビットプレーンのレベルを決定する決定ステップと、を有することを特徴とする画像処理方法。 - 特許庁
  • A generator matrix for encoding, generated by the basic operation of the conventional basis sequence, can provide more protection for a most significant bit (MSB).
    符号化のための生成行列は、従来の基底シーケンスの基本オペレーションによって生成されて、より多くの保護を最上位ビット（ＭＳＢ）に提供することができる。 - 特許庁
  • Since the number of frequency division of a DMPS 11 is directly controlled by the most significant bit of the count value, the delay of a switching operation in the DMPS 11 hardly occurs.
    カウント値の最上位ビットによりＤＭＰＳ１１の分周数が直接的に制御されるので、ＤＭＰＳ１１での切り換え動作の遅延が生じにくい。 - 特許庁
  • The BitmapBitOrdermacro returns LSBFirst or MSBFirst to indicate whether the leftmostbit in the bitmap as displayed on the screen is the least or most significant bit in the unit.
    マクロBitmapBitOrderLSBFirstかMSBFirstのいずれかを返す。 これらの返り値は、ビットマップがスクリーンに表示されるとき、各ビットの最も左のビットが最上位(LSBFirst)であるか最下位(MSBFirst)であるかを示す。 - XFree86
  • For fonts defined with linear indexing rather than 2-byte matrix indexing, each XChar2b structure is interpreted as a 16-bit number with byte1 as the most significant byte.
    2バイトの行列形式のインデックスでなく線形インデックスで定義されたフォントに対しては、各XChar2b構造体は最上位バイトが byte1 である16ビットの数として解釈される。 - XFree86
  • For fonts defined with linear indexing rather than 2-byte matrix indexing, each XChar2b structure is interpreted asa 16-bit number with byte1 as the most significant byte.
    2バイトの行列形式のインデックスではなく、線形インデックスで定義されたフォントについては、各XChar2b 構造体は byte1 が最上位バイトである16ビットの数と解釈される。 - XFree86
  • A binary phase exciting counter 35 enabling the output of a phase exciting signal is provided and the counting in an exciting system most in the number of stepping angles (states) is performed in the least significant bit.
    相励磁信号を出力可能な２進の相励磁カウンタ３５を設け、最もステップ角（ステート）の多い励磁方式におけるカウントを最下位ビットで行う。 - 特許庁
  • When a main power source is turned on, boot is started, and when the SW is turned off, the most significant address signal A21 of the ROM 2 is not inverted, and boot is started from the high order bit region.
    主電源ＯＮによりブートが開始され、ＳＷオフではＲＯＭ２の最上位アドレス信号Ａ２１は非反転で、上位ビット領域よりブートが開始される。 - 特許庁
  • A TG 231 outputs the data HGRES [7:7] being the most significant 1 bit of the register HGRES and the data fCP to assign a reference frequency division number to a counter 232.
    ＴＧ２３１は、このレジスタＨＧＲＳの最上位１ビットであるデータＨＧＲＥＳ［７：７］と、基準分周数を指定するデータｆＣＰとをカウンタ２３２に出力する。 - 特許庁
  • For example, the allocation of the bits of the positive and negative gray scale display data is so performed that the lower bits other than the most significant bit are made symmetrical one above the other in binary values from the center.
    例えば、正負階調表示データのビットの割り当てを最上位ビット以外の下位ビットが中心より２進値で上下で対称となるようにする。 - 特許庁
  • At the time of twin cell mode, the least significant bit RAD<0>, /RAD<0> of an internal row address signal corresponding to the most significant bit RA<11>, /RA<11> being not used in a row address signal are selected simultaneously by the row address decoder 26, and adjacent word lines 61, 62 and word lines 63, 64 are activated simultaneously.
    ツインセルモード時、行アドレス信号において不使用となる最上位ビットＲＡ＜１１＞，／ＲＡ＜１１＞に対応する内部行アドレス信号の最下位ビットＲＡＤ＜０＞，／ＲＡＤ＜０＞が行アドレスデコーダ２６によって同時に選択され、隣接するワード線６１，６２およびワード線６３，６４が同時に活性化される。 - 特許庁
  • A pattern by 2^n-1 bits of one period of the PN pattern from the least significant bit of the PN pattern generated at an m-th reference clock (hereinafter this pattern is called 'A pattern') is employed for a pattern in 2^n-1 bits from the most significant bit of the pattern generated at an (m+1)th reference clock.
    第ｍ番目の基準クロックで発生したＰＮパターンの最下位ビットからＰＮパターンの１周期分の２^ｎ−１ビット分のパターン（以下、このパターンを「Ａパターン」という）を、第ｍ＋１番目の基準クロックで発生させるパターンの最上位ビットから２^ｎ−１ビット分のパターンとする。 - 特許庁
  • A step of encoding data by using a transform such as a wavelet transform or a DCT, a step of grouping the transform coefficients by the most significant bit and/or a bit value, and a step of transmitting them group by group are included.
    ウェーブレット変換やＤＣＴなどの変換を用いてデータをエンコードするステップと、最大重みビット及び／又はビット値により変換係数をグループ化するステップと、それらをグループ毎に送信するステップとを備える。 - 特許庁
  • Upon receiving 10 bit gray scale data, a binarizing section 103 divides the gray scale data in time series into most significant 8 bits and least significant 2 bits which are then binarized separately before being outputted to a thermal head 108.
    ２値化部１０３は、１０ビットの階調データを入力すると、階調データを上位の８ビットと下位の２ビットとに時系列的に分けて、上位の８ビットと下位の２ビットとを別々に２値化し、サーマルヘッド１０８へ出力する。 - 特許庁
  • In the receiver of a digital radio communication system, a reception power calculating part 11 calculates a power level S2 of a reception signal S, and a bit position deciding part 12 decides the most significant bit position of the reception power level S2.
    ディジタル無線通信システムの受信装置において、受信電力算出部１１は受信信号Ｓの電力レベルＳ^２を算出し、ビット位置判定部１２では受信電力レベルＳ^２の最上位ビット位置を判定する。 - 特許庁
  • In the same manner, the current source of the most significant bit of the DA conversion circuit 20B comprises transistors arranged at the second, fourth, sixth, and eighth rows of the group 10A and first, third, fifth, and seventh rows of the group 10B.
    同様に、ＤＡ変換回路２０Ｂの最上位ビットの電流源は、群１０Ａの第２，４，６，８行、および群１０Ｂの第１，３，５，７行に配置されたトランジスタで構成される。 - 特許庁
  • A changeover circuit 26 is provided to a path of a most significant bit signal Y7 of luminance signals Y0-Y7 in a luminance signal picture rate conversion circuit 24 included in the video signal processing unit.
    映像信号処理装置に含まれる輝度信号ピクチャレート変換回路２４において、輝度信号Ｙ０〜Ｙ７の最上位ビットの信号Ｙ７のパスに切換回路２６を設ける。 - 特許庁
  • Also, by averaging an exclusive OR of an Most Significant Bit and the error signal and sending it to an automatic gain control amplifier 21, an AGC control of the analog/digital converters 29, 30 is implemented.
    また、ＭＳＢと誤差信号との排他的論理和を平均化してこれを自動利得制御増幅器２１に与えることで、アナログ／ディジタル変換器２９、３０のＡＧＣ制御を行う。 - 特許庁
  • Arithmetic equipment 104 executes the mod2 addition of MSB (most significant bit) of arithmetic data stored in an arithmetic data storage part 101 with input data stored in an in put data storage part 102.
    演算器１０４にて、演算データ記憶部１０１に格納された演算データのＭＳＢと、入力データ記憶部１０２に格納された入力データとのｍｏｄ２加算を行う。 - 特許庁
  • A time device expresses extract algorithm with current time as a bit train, the algorithm is executed to a plurality of IDs comprising a bit tray where several bits are connected from the most significant bit, and a plurality of decrypted keys obtained by executing the algorithm to the plurality of IDs are outputted.
    タイム装置は、エクストラクト・アルゴリズムを、現在時刻をビット列として表現したもので、上から数ビット連結してできるビット列で構成された複数のＩＤに対して施し、前記複数のＩＤに対して前記アルゴリズムを実施して得られた複数の復号化鍵を出力する。 - 特許庁
  • To provide an arithmetic right shift device for calculating a value obtained by operating the n bit arithmetic right shift of m bit negative numbers whose most significant bit is 1 for reducing a circuit scale by reducing a circuit which shift-calculates an absolute value, and for quickening an operation frequency.
    絶対値をシフト算出する回路を削除して回路規模を縮小するとともに、動作周波数を高速化することができる最上位ビットが１であるｍビット負数を右にｎビット算術シフトした値を算出処理する算術右シフト装置を提供する。 - 特許庁
  • In this technology, a block page address region and a column page address region are arranged at the least significant bit, a row address region is arranged at the most significant bit, and the reliability of a cell can be improved and power consumption can be reduced by preventing cell operations when the page address buffer is accessed.
    このため、本発明はブロックページアドレス領域及びカラムページアドレス領域を最下位ビットに配置し、ローアドレス領域を最上位ビットに配置し、ページアドレスバッファのアクセス時にセル動作が行われないようにすることにより、セルの信頼性を向上させて電力の消費を低減させることができるようにする。 - 特許庁
  • When detecting rising of a clock signal output from an oscillation circuit 101h, a 16-bit random number updating circuit 101s shifts 16-bit data in a shift register by 1, and calculates exclusive disjunction from data of most significant bits, and feeds back the exclusive disjunction data to least significant bits.
    １６ビット乱数更新回路１０１ｓは、発振回路１０１ｈから出力されるクロック信号の立ち上がりを検出すると、シフトレジスタにある１６ビットのデータを１ずつシフトさせるとともに、複数の上位ビットにあるデータから排他的論理和を演算し、排他的論理和のデータを下位ビットにフィードバックさせる。 - 特許庁
  • When detecting rising of a clock signal output from an oscillation circuit 101h, a 16-bit random number updating circuit 101s shifts 16-bit data in a shift register by 1, calculates exclusive disjunction from data of most significant bits, and feeds back the exclusive disjunction data to least significant bits.
    １６ビット乱数更新回路１０１ｓは、発振回路１０１ｈから出力されるクロック信号の立ち上がりを検出すると、シフトレジスタにある１６ビットのデータを１ずつシフトさせるとともに、複数の上位ビットにあるデータから排他的論理和を演算し、排他的論理和のデータを下位ビットにフィードバックさせる。 - 特許庁
  • An A/D converter 31 assigns a most significant bit to the value B_peak and generates video data DV by conducting an A/D conversion to the signals SV making the value V_max as a reference voltage V_ref.
    Ａ／Ｄ変換器３１は、最大振幅値Ｖ_max を基準電圧Ｖ_ref として映像信号ＳＶにＡ／Ｄ変換を行うことで、ピーク輝度値Ｂ_peakに最上位ビットを割り当てて映像データＤＶを生成する。 - 特許庁
  • A selector 107 supplies any one of a denominator setting value D and a value "0" to the subtractor 116 in accordance with a value of an output signal 111 indicating a most significant bit of an output 110 of the register 109.
    セレクタ１０７は、レジスタ１０９の出力１１０の最上位ビットを示す出力信号１１１の値に応じて分母設定値Ｄと値「０」のいずれか一方を減算器１１６に供給する。 - 特許庁
  • The contents of the shift register are replaced with complements according to the value of the most significant bit, and an operation to be executed corresponding to the contents is displayed by a tent map so that the uniform distribution of numbers can be offered.
    シフト・レジスタの内容はまた最上位ビットの値に従って補数と置換され、内容に対して実行される操作がテント・マップによって表され、これによって数の均一分布が提供される。 - 特許庁
  • When the most significant bit b8 becomes "H", each input signal INi is held as analog signals Ai and compared with reference voltage REF generated according to digital signals DIG by a DAC 20.
    最上位ビットｂ８が“Ｈ”になると、各入力信号ＩＮｉはアナログ信号Ａｉとしてホールドされ、ＤＡＣ２０でディジタル信号ＤＩＧに応じて生成される基準電圧ＲＥＦと比較される。 - 特許庁
  • An adder means adds the N-bit count value from the up/down counter and the N-bit addition output as the value of a 1st addition result together in specific arithmetic cycles and outputs the carry output pulse of the most significant digit of the addition as the system clock.
    加算手段が上記アップダウンカウンタからのＮビットのカウント値と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値とを所定の演算周期で加算して、その加算結果の最上位のキャリー出力パルスをシステムクロックとして出力する。 - 特許庁
  • An encrypting device expresses designated time data as a bit train, designates a plurality of IDs comprising a bit train where several bits are connected from the most significant bit, and reads a cryptographic key outputted from the time device and the plurality of IDs, thus encrypting the same plaintext and outputting a plurality of cryptograms.
    暗号化装置は、指定時刻データをビット列として表現したもので、上から数ビット連結してできるビット列で構成される複数のＩＤを指定し、前記タイム装置から出力された暗号鍵及び前記複数のＩＤを読み込んで同一平文を暗号化して複数の暗号文を出力する。 - 特許庁
  • A shift register has a value of most significant bit which is in relation of logical NOT with the value of a bit being transmitted at first in the bit pattern of a unique word being detected as an initial value, converts the received data from series data to parallel data in synchronism with a received data clock synchronous with the received digital data and then outputs parallel received data.
    シフトレジスタは、初期値として検出すべきユニークワードのビットパターンの最初に送信されるビットの値と論理否定の関係にある値を最上位ビットの値を持ち、受信したディジタルデータと同期した受信データクロックに同期して受信データをシリアルデータからパラレルデータに変換しパラレル受信データとして出力する。 - 特許庁
  • When the display changeover section 4 is turned off, the monitor 9 displays a color image of which the pixel value of the most significant bit 3Bmax is '0', and when the display changeover section 4 is turned on, the attached information recorded in the frame memory 3B is displayed.
    表示切換部４がオフのとき、モニタ９は最上位ビット３Ｂmax の画素の値が０であるカラー画像を表示し、表示切換部４がオンのときには、フレームメモリ３Ｂに記録した付帯情報を表示する。 - 特許庁
  • In a case when the most significant bit 17a of the address is set when CPU 16 accesses ROM 17, a Halt signal is given to CPU 16, thus CPU 16 is stopped at the address.
    ＣＰＵ１６がＲＯＭ１７にアクセスした際に、そのアドレスの最上位ビット１７ａがセットされていた場合は、ＣＰＵ１６に対してＨａｌｔ信号を与えるので、ＣＰＵ１６は、そのアドレスで停止するようになる。 - 特許庁
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