「Most Significant Bit」を含む例文一覧(129)

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  • According to this invention, an inverted write binary address of the write address pointer is added to the read binary address of the read address pointer, and 1 is added thereto, and also the most significant bit(MSB) is destroyed to decide the number of the empty memory positions.
    本発明によれば、書込アドレスポインタの反転した書込二進アドレスを読取アドレスポインタの読取二進アドレスへ加算し、１を加算し、且つ最大桁ビット (ＭＳＢ)を廃棄して空のメモリ位置の数を決定する。 - 特許庁
  • An image quality determining portion 310 determines the quality of the image, formed on the inspection object, by using the most-significant bit value for the image data of the RGB after subtraction and the paper material/non-paper material distribution data.
    画像良否判定部３１０は、この減算後のＲＧＢの画像データの最上位１ビットの値と紙地／非紙地分布データを用いて、当該検品対象物上の形成画像の良否を画素単位で判定する。 - 特許庁
  • The most significant bit CTRL[2] of the control signal is used for the decoder 5 to select the gradation voltages VH and VL, and the lower bit CTRL[1:0] is used to select one of gradation voltages obtained by redividing the gradation voltages VH and VL to four levels.
    制御信号の最上位ビットＣＴＲＬ［２］はデコーダ５が階調電圧ＶＨ，ＶＬを選択するために用いられ、下位側ビットＣＴＲＬ［１：０］は、階調電圧ＶＨ，ＶＬを４レベルに再分割した階調電圧から一つを選択するために用いられる。 - 特許庁
  • An address is connected to a column decoder 24 of an other memory circuit 14 successively from the most significant bit out of addresses inputted to a column decoder 18 of a memory circuit 13, also, an address is connected to a row decoder 25 of an other memory circuit 14 successively from the least significant bit out of addresses inputted to a row decoder 19 of the memory circuit 13.
    他のメモリ回路１４の列デコーダ２４には最も大きいメモリ回路１３の列デコーダ１８に入力されるアドレスのうちから最上位ビットから順番に接続され、且つ、他のメモリ回路１４の行デコーダ２５には最も大きいメモリ回路１３の行デコーダ１９に入力されるアドレスのうちから最下位ビットから順番に接続されるものである。 - 特許庁
  • When the most significant bit b8 of a binary counter 30 is "L", each input signal INi is sampled by a sample-and-hold part 10 and digital signals Di held in each data holding part 50_i are sequentially selected by a selector 60 and outputted.
    ２進カウンタ３０の最上位ビットｂ８が“Ｌ”の時、各入力信号ＩＮｉがサンプル・ホールド部１０でサンプリングされ、各データ保持部５０_ｉに保持されたディジタル信号Ｄｉがセレクタ６０で順次選択されて出力される。 - 特許庁
  • The current source of the most significant bit of the DA conversion circuit 20A comprises transistors arranged at first, third, fifth, and seventh rows of a first group of transistors 10A and second, fourth, sixth, and eighth rows of a second group of transistors 10B adjacent to the group 10A.
    ＤＡ変換回路２０Ａの最上位ビットの電流源は、第１のトランジスタ群１０Ａの第１，３，５，７行、および群１０Ａと隣り合う第２のトランジスタ群１０Ｂの第２，４，６，８行に配置されたトランジスタで構成される。 - 特許庁
  • A computation result based on a monitor value and a target value is set in a register, and decision of whether or not a duty as a set register value exceeds an upper limit is executed by decision whether the most significant bit of set register bits is one or zero.
    モニター値と目標値とに基づく演算結果をレジスタに設定し、レジスタ設定値としてのデューテイが上限を超えるか否かの判定をレジスタ設定ビットの最上位ビットが１か０かの判定によって実行する。 - 特許庁
  • When the plus/minus sign bit of the variable-length decoded multimedia data is '0' (S16: Yes), a specific value (a) is subtracted from a numeral (m) indicating in which place the most significant bit of the multimedia data is to calculate the number (n) of composite bits which can be rewritten into data for retrieval (S18).
    続いて、その可変長復号化されたマルチメディアデータの正／負符号ビットが「０」である場合は（Ｓ１６：Ｙｅｓ）、そのマルチメディアデータの最上位ビットが何ビット目であるかを示す数値ｍから所定値ａを減算し、検索用データに書き換えることができる合成ビット数ｎを演算する（Ｓ１８）。 - 特許庁
  • The variable gain amplifier receives digital data to control is gain and is provided with a measurement means that measures a gain when the most significant bit of the data is changed and a correction means that corrects the gain of the amplifier according to the measured gain.
    本発明のゲイン可変アンプは、ディジタルデータによってゲインを制御可能なゲイン可変アンプであって、最上位ビットが変化する際のゲイン値を測定する測定手段と、測定されたゲイン値によってゲイン値を補正する補正手段とを有する。 - 特許庁
  • The solid-state imaging apparatus is provided with a data transmission part, where the data transmission part is provided with a toggle generation circuit which rewrites the most significant bit of pixel data; a transmitting side selector; and a transmitting side control part which controls the toggle generation circuit and the transmitting side selector.
    固体撮像装置はデータ送信部を備え、該データ送信部は、画素データの最上位ビットを書き換えるトグル生成回路と、送信側セレクタと、トグル生成回路及び送信側セレクタを制御する送信側制御部を備えている。 - 特許庁
  • In this invention, such a system is adopted that after all row addresses and column addresses are received and stored, a part of bits out of MSB (Most Significant Bit) of the column addresses is decoded, and a page region to be made active is decided.
    本発明では、ローアドレス及びカラムアドレスを全て受信して格納した後、カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、アクティブにするページ領域を決定する方式を採用した。 - 特許庁
  • The device is provided with a control circuit 36, the contents of (n-1) stages of a binary counter 24 allotted to the most significant bit are stored in memory cells of the first (n-1) pieces of the EEPROM, the contents of nth or (n+1)-th memory cell are varied with alternate cycles.
    制御回路（３６）を設け、最上位ビットに割り当てた２進カウンタ（２４）のｎ−１段の内容をＥＥＰＲＯＭの最初のｎ−１個のメモリセルに記憶し、ｎ番目または（ｎ＋１）番目のメモリセルの内容を交互するサイクルで変える。 - 特許庁
  • The method represents the gradient strengths and the difference between them as bit strings; locates the most significant non-zero bit in the larger gradient value; divides the value of the corresponding bit position in the difference string, and a predetermined number of following positions, by increasing powers of 2; sums the results; subtracts the sum from 1.0 and uses the inverse tangent function to calculate the angle of the edge.
    本方法は、勾配強度およびその勾配強度の間の差分値をビットストリングとして表わし、より大きな勾配値の最上位の非ゼロビットの位置を確認し、差分ストリングの対応するビット位置、および所定数の後続の位置の値を増加する２のベキ乗で除算し、その結果を合計し、１．０からその合計を減算し、逆正接関数を用いてエッジ角度を算出する。 - 特許庁
  • When a differential analog input signal is sampled, a switch unit connects the other ends of the first capacitor pair, the first auxiliary capacitor pair and the second auxiliary capacitor pair to a common node in order to calculate a logical value of the most significant bit of a digital output signal.
    差動アナログ入力信号がサンプルされた後、スイッチ部は、デジタル出力信号の最上位ビットの論理を求めるために、第１容量対の他端、第１補助容量対の他端および第２補助容量対の他端を共通ノードに接続する。 - 特許庁
  • A multi-stage pipelined AD converter 20 has (n) stages of conversion units, such as a first conversion unit 22, a second conversion unit 24, an (n-1)th conversion unit 26, and an n-th conversion unit 28, which successively convert an analog signal into a digital signal each by several bits starting from the most significant bit.
    複数段パイプライン型のＡＤ変換器２０は、ｎ段の変換ユニットとして、第１変換部２２、第２変換部２４、第（ｎ−１）変換部２６、第ｎ変換部２８を有し、各段がアナログ信号を上位から数ビットずつデジタル信号に変換する。 - 特許庁
  • This method is implemented by converting an input, determining the position of the most significant bit (MSB) of the converted input having a value other than zero, deriving information based on the position of the MSB, encoding the information in an arithmetic manner, and deriving a compressed output.
    この方法は、入力を変換し、非ゼロ値を有する変換された入力の最上位ビット（ＭＳＢ）の位置を決定し、ＭＳＢの位置から情報を導出し、その情報を演算的にエンコードして、圧縮された出力を導出することにより、達成される。 - 特許庁
  • Also, the most significant bit of the count value of the counter 12 is used as a frequency division control signal PCTR, and when the N1 is loaded, the signal PCTR reaches an L level and the signal PCTR reaches an H level when the count value becomes "-1".
    また、２進ダウンカウンタ１２のカウント値の最上位ビットが分周制御信号ＰＣＴＲとされ、Ｎ１がロードされると分周制御信号ＰＣＴＲはＬレベルとなり、さらにカウント値が“−１”となった時点で分周制御信号ＰＣＴＲがＨレベルとなる。 - 特許庁
  • An operation unit 4 calculates a deviation between a preset desired value and detection values of voltage and current after AD conversion from the power circuit 1 to be controlled, a positive-negative discrimination of binary data of the deviation thus calculated is made by the bit check unit 5, and a bit position of the most significant digit with "1" or "0" as effective data is checked.
    予め設定された目標値と制御対象となる電源回路１からのＡＤ変換後の電圧や電流の検出値との偏差を演算部４で算出し、ビット確認部５でこの算出した偏差の２進数データの正負判定を行うとともに、その有効データとして“１”もしくは“０”が存在する最上位１桁のビット位置を確認する。 - 特許庁
  • An AD conversion circuit 1 of an embodiment includes: a successive approximation AD conversion section 11 having a successive approximation register 111 in which values are fixed in sequence from the most significant bit; and a conversion result register 12 to which the preceding conversion result of the successive approximation AD conversion section 11 is written.
    実施形態のＡＤ変換回路１は、最上位ビットから順次値が確定する逐次比較レジスタ１１１を有する逐次比較ＡＤ変換部１１と、逐次比較ＡＤ変換部１１の前回の変換結果が書き込まれた変換結果レジスタ１２とを備える。 - 特許庁
  • An amplification correction signal generating part 13 generates an amplification level correction signal corresponding to the decided most significant bit position, and an amplification correcting part 14 amplifies the reception signal by the amplification level correction signal, and outputs a signal whose amplification fluctuation is corrected within a fixed range.
    振幅補正信号生成部１３は判定された最上位ビット位置に応じた振幅レベル補正信号を生成する振幅補正部１４では、受信信号に、上記振幅レベル補正信号を乗算して振幅変動を一定範囲に補正した信号を出力する。 - 特許庁
  • The switch circuit 2 outputs selectively either of an output value of the most significant bit by any counter other than an destination of output or a common counter control signal Sin used commonly for all counters as counter control signals S1-Sn for each counter 1-1 to 1-n.
    スイッチ回路２は、出力先以外のいずれかのカウンタによる最上位ビットの出力値、または、すべてのカウンタに対して共通に使用される共通カウンタ制御信号Ｓｉｎのいずれかを、カウンタ制御信号Ｓ１〜Ｓｎとしてカウンタ１−１〜１−ｎごとに選択的に出力する。 - 特許庁
  • For fonts defined with linear indexing rather than 2-byte matrix indexing, each XChar2b structure is interpreted as a 16-bit number with byte1 as the most significant byte.If the font has no defined default character, undefined characters in the string are taken to have all zero metrics.
    2バイトの行列形式のインデックス(2-byte matrix indexing)ではなく、線形インデックス(linear indexing)で定義されたフォントについては、各XChar2b 構造体は byte1 が最上位バイトである16ビットの数と解釈される。 フォントにデフォルト文字が定義されていない場合、文字列中の未定義文字の寸法は全て 0 として扱われる。 - XFree86
  • In a multiplier for multiplying a first input system and a second input system indicating binary numbers, the multiplication of the first input system and the prescribed number of bits from the most significant bit, whose value is '1' in the second input system is operated, and the multiplied results are bit-shifted, according to the weight of the bits in the second input system, and added.
    ２進数を表わす第一の入力系列と第二の入力系列の乗算を行なう乗算器において、該第一の入力系列と、該第二の入力系列において値が“１”である、最上位ビットから所定数のビットとの乗算を行なって、該乗算結果を該第二の入力系列におけるビットの重みに従ってビット・シフトした系列について加算するように構成する。 - 特許庁
  • The output buffers 15a and 16a are configured so as to be controlled during normal operation by a coincidence detection signal DET obtained by detecting coincidence between a set signal SET and the most significant bit MSB of an address signal ADR bonded and to be controlled during test operation by a signal resulting from decoding the set signal SET.
    出力バッファ１５ａ、１６ｂは、通常動作時には、ボンディング設定された設定信号ＳＥＴとアドレス信号ＡＤＲの最上位ビットＭＳＢの一致検出で得られた一致検出信号ＤＥＴで制御され、テスト動作時には、この設定信号ＳＥＴをデコードした信号で制御するように構成する。 - 特許庁
  • A main control board C is structured so as to send a control command of a first byte and then send a control command of a second byte whose most significant bit is reversed after outputting one strobe ON signal and performing a prescribed waiting process.
    主制御基板Ｃは、サブ基板Ｓへ２バイトの制御用コマンドを送信する場合に、１バイト目の制御用コマンドを送信し、その後、１のストローブＯＮ信号を出力し、所定の待機処理を実行した後、１バイト目の制御用コマンドと最上位ビットの値が反転した２バイト目の制御用コマンドを送信するように構成されている。 - 特許庁
  • A counting section 3 for counting the laps of a pulse signal in a pulse delay circuit 2 comprises a plurality of sub counters (first and second counters 31, 32) connected in series such that the most significant bit output of the first counter 31 (lower sub counter) is an operation clock CK2 for the second counter 32 (higher sub counter).
    パルス遅延回路２でのパルス信号の周回数をカウントするカウント部３を、複数の部分カウンタ（第１および第２カウンタ３１，３２）で構成し、第１カウンタ３１（下位の部分カウンタ）の最上位ビットの出力が第２カウンタ３２（上位の部分カウンタ）の動作クロックＣＫ２となるように直列接続する。 - 特許庁
  • A main control board C is structured so as to send a control command of a first byte and then send a control command of a second byte whose most significant bit value is reversed from the control command of the first byte after outputting one strobe ON signal and performing a prescribed waiting process when sending a control command of two bytes to a subsidiary board S.
    主制御基板Ｃは、サブ基板Ｓへ２バイトの制御用コマンドを送信する場合に、１バイト目の制御用コマンドを送信し、その後、１のストローブＯＮ信号を出力し、所定の待機処理を実行した後、１バイト目の制御用コマンドと最上位ビットの値が反転した２バイト目の制御用コマンドを送信するように構成されている。 - 特許庁
  • In one side of the semiconductor chips, when a write-enable signal WE reading a sector address inputted second is a low level and selected data of the most significant bit of the sector address is a low level, a write-enable signal WE0 and an address receiving signal Add2 are made a low level synchronizing with signal WE, and an address counter receives the two sector addresses.
    一方の半導体チップでは２回目に入力されるセクタアドレスを読み込むライトイネーブル信号ＷＥがローレベル、該セクタアドレスの最上位ビットの選択データがローレベルの場合、この信号ＷＥに同期してライトイネーブル信号ＷＥ０、アドレス受け入れ信号Ａｄｄ２がローレベルとなり、アドレスカウンタが２該セクタアドレスを受け入れる。 - 特許庁
  • The clock signal generating circuit that applies frequency- division to a system clock, is provided with an adder that sums external input data and a preceding sum result and a storage means that stores the result of sum of this adder synchronously with the system clock and supplies the output to the adder as the preceding sum result, and extracts the most significant bit of the output of the storage means as a clock signal.
    システムクロックを分周してクロック信号を発生させるクロック信号発生回路において、外部入力データと前回の加算結果とを加算する加算器と、この加算器の加算結果をシステムクロックに同期して記憶し出力を加算器に前回の加算結果として供給する記憶手段とを備え、記憶手段の出力の最上位ビットをクロック信号として取り出す。 - 特許庁
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