「Processors」を含む例文一覧(2685)
＜前へ 1 2 .... 39 40 41 42 43 44 45 46 47 .... 53 54 次へ＞- Each of the information processors of the plurality of hospitals 2 receives the information transmitted from the other information processor, and transmits the information to the information processor of the other hospital 2 and the information processor provided in the ambulance 1.
そして複数の病院２の情報処理装置それぞれが、他の装置から送信された情報を受信して、他の病院２の情報処理装置、救急車１が備える情報処理装置へ送信する。 - 特許庁 - To attain high level data processings requiring the merge processing of data in each processor in an error detection/correction technology for processing the error check unit data of an ECC, by sharing the data with a plurality of processors.
ＥＣＣのエラーチェック単位のデータを複数の処理装置にて分担して処理するエラー検出訂正技術において、個々の処理装置において、データのマージ処理を必要とするような高度なデータ処理を可能にする。 - 特許庁 - A credit settlement center 104 is provided with a database 106 for storing a settlement condition in each card owner and connected to information processors 103, 108 in respective credit settlement commission stores (Internet shops).
クレジット決済センタ１０４はカード所有者毎の決済条件を格納したデータベース１０６を備え、各クレジット決済依頼店舗（インターネットショップ）の情報処理装置１０３，１０８とネットワーク１０７で接続されている。 - 特許庁 - Small capacity local memories 13 and 14 are connected to audio processors 10 and 11 in video and audio processing equipment that is based on the UMA method in which the video process and the audio process share an external memory and contained in a chip.
１チップに収められ、外部に存在するメモリをビデオ処理とオーディオ処理とで共有するＵＭＡ方式に基づくビデオ・オーディオ処理装置において、オーディオ処理プロセッサ10,11に小容量のローカルメモリ13,14を接続する。 - 特許庁 - To provide a multiprocessor system which can switch programs to become visible by processors even with the same physical address and then simplify the circuit constitution, lower the cost, and improve software development efficiency.
同じ物理アドレスであってもプロセッサごとに可視となるプログラムを切換えることができ、これによって回路構成の簡素化、コスト低減およびソフトウエア開発効率の向上が図られるマルチプロセッサシステムを提供する。 - 特許庁 - Further, the information center extracts the information on the user, who transmitted the purchase information, from a user database and transmits the prescribed information to all of the processors owned by the user who transmitted the purchase information.
情報センターは、さらに、ユーザーデータベースから購入情報を送信したユーザーに関する情報を抽出し、購入情報を送信したユーザーが所有する全てのプロセッサに、所定の情報を送信する。 - 特許庁 - To discriminate which port is connected with which port only by lamps of network interface cards and communication devices, when network interface cards for information processors and communication devices are connected in a many-to-many manner.
情報処理装置のネットワークインタフェースカードと通信装置が多対多で接続されている場合で、ネットワークインタフェースカードや通信装置のランプだけでどのポートとどのポートが接続されているか判別可能にすること。 - 特許庁 - To support a full range of services without requiring installation of new or additional hardware processing resources such as digital signal processors and a physical TDM (time division multiplex) bus in a computer aided telephony server.
コンピュータ支援電話サーバに於て，デジタルシグナルプロセッサ及び物理的なＴＤＭバスのような新規あるいは付加的なハードウェア処理リソースのインストールを必要とすることなく、十分な範囲のサービスをサポートすること。 - 特許庁 - A request issued by the pageable storage mode guest is processed in a pageable mode virtual environment by one or more processors in the environment without intervention from one or more hosts in the environment.
ページング可能モード仮想環境で、ページング可能ストレージ・モード・ゲストによって発行された要求が、環境の１つまたは複数のホストからの介入なしで、環境の１つまたは複数のプロセッサによって処理される。 - 特許庁 - When the image data are inputted, the image processors 40-1 to 40-4 inspect a defect within the set inspection range on the basis of the inspection condition so as to output the inspected result to the controller 50.
画像処理装置４０−１〜４０−４は、画像データが入力されると、設定された検査範囲において、検査条件に基づき欠陥の検出を行い、検査結果を制御装置５０へ出力する。 - 特許庁 - The method can be enforced on the system having a plurality of serial buses (222, 224) for interconnecting the EEPROMs (212, 214, 216) to a common configuration logic, and the system has multiple management processors (526, 528) capable of accessing the common configuration logic (228).
本方法は、EEPROM(212,214,216)を共通構成ロジックに相互接続する複数のシリアルバス(222,224)を有するシステム上で実施することができ、システムは、共通構成ロジック(228)にアクセスすることのできる複数の管理プロセッサ(526,528)を有する。 - 特許庁 - When starting the relevant application software, each of processors 12 and 13 starts the batch file, obtains the time when the time offset is added to the standard time, and operates the application software synchronously at the preset arbitrary time.
プロセッサ１２，１３は該当するアプリケーションソフトウェアを起動する際、バッチファイルを起動し、標準時刻にタイムオフセットを加算した時刻を得て、予め設定された任意の時刻で同期してアプリケーションソフトウェアを動作させる。 - 特許庁 - In a suitable embodiment, the identifiers are unit IDs of hyper-transport definition and the commands issued by the set of processors include unit ID fields including one or more unit IDs of the input/output adapters.
好適な実施例では、これら識別子はハイパートランスポート定義のユニットＩＤであり、プロセッサのセットが発行するコマンドは入出力アダプタの一または複数のユニットＩＤを含むユニットＩＤフィールドを含む。 - 特許庁 - So with the goal of resuming sales one month after the great earthquake, along with the materials from Sanriku that had escaped the disaster, the company purchased salmon roe and scallops from seafood products processors in Hokkaido and Aomori Prefecture and worked at product development.
そこで、大震災から1 か月後の販売再開を目標に掲げ、被災を免れた三陸産の素材に加え、北海道や青森県の水産加工業者のイクラやホタテを仕入れ、商品開発にも取り組んだ。 - 経済産業省 - This school support system is connected to a school and information processors owned by prescribed persons related to the school in a communicable way and managed by a provider.
上記課題を解決するため、本発明によれば、学校および所定の学校関係者によって所有される情報処理装置と通信可能に接続され、プロバイダによって管理された学校支援システムを提供する。 - 特許庁 - To provide a method for routing data in a chipset comprising at least two host processors and an RFID type contactless data send/receive interface configurable according to several operating modes and according to several contactless communication protocols, including routing, to at least one of the host processors, data received by the non-contact data transmitting/receiving interface via a non-contact data transmission channel.
少なくとも2つのホストプロセッサ(HP1、HP2)と、いくつかの動作モード(Mi)に従って、かつ、いくつかの非接触型通信プロトコル(PTi)に従って構成可能であるRFIDタイプの非接触型データ送信/受信インタフェース(CLINT)とを含むチップセットにおいてデータをルーティングするための方法であって、ホストプロセッサの少なくとも1つに、非接触型データ伝送チャネルを介して非接触型データ送信/受信インタフェースによって受信されたデータをルーティングするステップを含む方法を提供する。 - 特許庁 - In this method, one of a plurality of processors (for example, SPU 108a-108d) processes an interruption in a multiprocessor system (for example, PE 100), and the responsibility of identifying a processor for performing the next interruption is assigned thereto.
マルチプロセッサシステム（一例としてＰＥ１００）において、複数のプロセッサ（一例としてＳＰＵ１０８ａ〜１０８ｄ）のうちの１つが割り込みを処理し、割り込みを処理するための次のプロセッサを識別する責任を割り当てられる。 - 特許庁 - By this print controller, this method, and this program product, print stream data are received, analyzed to be divided into a local part and a global part, packaged for further raster image processing, and then, processed in parallel by means of a plurality of raster image processors.
プリントストリーム・データを受け取り、解析してローカル部分とグローバル部分に分け、さらにラスタ画像処理を行うためにパッケージ化し、その後、複数のラスタ画像プロセッサによって並列に処理する、プリント・コントローラ、方法、およびプログラム製品。 - 特許庁 - To improve the availability of the cluster computer having plural nodes, including memories and processors, connected by an interconnecting network by preventing a node from being down owing to an uncorrectable fault occurring in a common communication area.
メモリとプロセッサを含む複数のノードを相互結合網によって結合したクラスタ計算機において、共有通信エリアで発生した訂正不可能な障害によってノードダウンするのを防止し、クラスタ計算機の可用性を高める。 - 特許庁 - This revolution mechanism is equipped with a revolving axis 4, that makes the front panel 30 move in a rotary orbital plane which is nearly vertical with respect to the plane of installing apparatuses, and the plural processors are disposed along periphery of this rotating orbital plane.
この公転機構は、前パネル３０を装置据え付け面に対しほぼ垂直の回転軌跡面上で移動させる公転軸４を有し、この回転軌跡面の外周に沿って複数の処理装置が配置されている。 - 特許庁 - To provide a configuration which obtains a desired performance while reducing an instruction cache capacity, in a configuration wherein a plurality of processors are provided and data to be processed are divided into prescribed units and respective pieces of data are processed in parallel by respective processor.
複数のプロセッサを備え、処理するデータを所定の単位に分割し、各データに対して、各プロセッサで並列に処理を行う構成において、命令キャッシュ容量を低減しながら所望のパフォーマンスを得る構成を提供する。 - 特許庁 - Since the processor considers the state variable of all the processors, which are sent from the influence controller, and can generate the state variable at that time, the image where a plurality of objects mutually affect each other can be obtained.
また、プロセッサは、影響コントローラから送られるすべてのプロセッサの状態変数値を考慮して、次の時点での状態変数値を発生させることができるので、複数のオブジェクトが互いに影響し合う画像が得られる。 - 特許庁 - Handshaking for data transfer between two processors 3, 5 out of plural nodes 2 to 6 connected like a ring through a bus 1 and respectively provided with memories M is executed on the basis of the memory M built in the node 5 to be a transferred destination.
バス１を介してリング状に接続されかつ各々メモリＭを備えた複数のノード２〜６の内の2つのプロセッサ３、５間でデータ転送を行う際のハンドシェークを、転送先のノード５に備えられたメモリＭを基準に行う。 - 特許庁 - To provide a communication connection management system which performs data communication with the processor of the other party of communication, only when the processor of the other party of communication for performing parallel processing operates normally when the parallel processing is performed using the processes of a plurality of processors.
複数のプロセッサのプロセスを用いて並列処理を行なう時に並列処理を行う通信先プロセッサが正常に動作している場合にのみ、このプロセッサとデータ通信を行なう通信コネクション管理方式を提供する。 - 特許庁 - To permit instruction of processing that should be executed next without waiting for completion of a cooperative processing when the cooperative processing is executed by a plurality of image processors, and further permit confirmation of a processing status of the active cooperative processing.
複数の画像処理装置で連携処理を実行した際に、当該連携処理の完了を待たずして次に実行すべき処理の指示を可能にし、更に実行中の連携処理の処理状況を確認することを可能にする。 - 特許庁 - An assignment managing part 6 assigns the necessary number of specific effect processors 3a and 3b from among those which are not used, based on the received pattern designation information, and transfers the pattern designation information and the progress ratio designation information.
割り当て管理部６は、受信したパターン指定情報に基づいて、必要な数の特殊効果処理部３ａおよび３ｂを、使用されていないものの中から割り当て、パターン指定情報および進行比率指定情報を転送する。 - 特許庁 - Designating a range of a line/trunk number of a collation object for information of a state request divides a collation unit in the case of collating the line/trunk operating state and 1st and 2nd processors 121, 123 conduct parallel collation processing.
ライン／トランク使用状態照合において、状態要求の情報に照合対象とするライン／トランク番号の範囲を指定することで照合単位を分割し、第１、第２のプロセッサ１２１、１２３で並列照合処理を行う。 - 特許庁 - A share bit rate arithmetic section 171 calculates a proper bit rate to encode an image signal of a succeeding frame on the basis of a temporal change in the feature parameter denoting the complicatedness of the image and shares the bit rate to a plurality of the processors 13_-1.
割り振りビットレート演算部１７１は、画像の複雑さを示す特徴パラメータの時間的変化から、次のフレームの画像信号を符号するのに適切なビットレートを算出して、複数のプロセッサ１３０_-iにビットレートを割り振る。 - 特許庁 - The number of initial band rendering threads to be formed is determined depending on the number of processors for performing rendering, such as rasterizing, screening, or compressing, by interpreting a graphic object (intermediate data), in an environment of a system for performing page processing.
ページ処理を実行するシステムの環境に、図形オブジェクト（中間データ）を解釈しラスタライズ、スクリーニング、圧縮などレンダリングするためのプロセッサがいくつ搭載されているかにより、初期バンドレンダリングスレッド作成数を決定する。 - 特許庁 - To provide a buffer monitoring device in a multiprocessor system that when all-buffers are busy, forcibly releases all buffers used in a series of processing steps over different processors, and flexibly responds to the operational conditions of the system.
全バッファビジー時に、プロセッサ間に跨がった一連の処理で使われるバッファを漏れなく強制解放し、システム動作状況に柔軟に対応するマルチプロセッサシステムにおけるバッファ監視装置およびその方法を提供する。 - 特許庁 - This electronic device 200 has: the processors 20-22; the devices 30-33; and a peak power management part 10 having a power storage part 11 storing total power consumption and a reservation requirement storage part 12 storing a reserved use requirement.
電子装置２００は、プロセッサ２０〜２２、デバイス３０〜３３、及び、総消費電力を格納する電力記憶部１１と、保留された利用要求を格納する保留要求記憶部１２とを有するピーク電力管理部１０を備える。 - 特許庁 - To solve the problem that in a system for transmitting/receiving data between a plurality of processors and performing signal processing, when a processor cannot execute processing at a timing designated in a time table, congestion occurs in the signal processing, so that throughput of the system is reduced.
複数のプロセッサ間でデータを送受信して信号処理するものにおいて、プロセッサがタイムテーブルで指定されたタイミングで処理を実施することができなくなった場合、信号処理で輻輳が発生し、システムのスループットが低下する。 - 特許庁 - To enable appropriate equipment to cooperatively operate adaptively to a changing environment or state, without having to rely on the system configuration managed by a server in a decentralized system, in which processors incorporated in machines or articles are cooperatively operated.
機械や物に組み込まれたプロセッサを相互に連携させて動作させる分散システムにおいて、サーバの管理するシステム構成に依存せず、変化する環境や状況に適応して、適切な機器同士が連携動作できるようにする。 - 特許庁 - A data copy means in a memory control part 121 copies the data in the second storage means 112 to the first storage means 111 between the accesses from the processors 101 and 102 in the module 300 to the second storage means 112.
また、メモリ制御部１２１内にあるデータコピー手段は、モジュール３００内のプロセッサ１０１，１０２からの第２の記憶手段１１２へのアクセスの合間に、第２の記憶手段１１２内のデータを第１の記憶手段１１１にコピーする。 - 特許庁 - At image data inputting to the image processors 1061a-106na, the margin storing buffer 106b stores margin image data of a margin portion to also be used in image processing of the image data of a next block line, among the image data input.
画像処理部１０６１ａ〜１０６ｎａへの画像データの入力時に、この入力された画像データにおいて次のブロックラインの画像データの処理にも使用される糊代画像データを糊代保存バッファ１０６ｂに格納する。 - 特許庁 - The first memory includes a plurality of first slots and the respective first slots are constituted such that they are allotted to one of a plurality of first processors and memorize a data transmitted or received by the first allotted processor.
第１メモリは、複数の第１のスロットを含み、各第１スロットは、複数の第１プロセッサのうちの１つに割り当てられ、割り当てられた第１プロセッサによって送信又は受信されるデータを記憶するように構成されている。 - 特許庁 - Next, if the calculated total number of times of detection exceeds a predetermined threshold, the service processor 20 transmits a restriction command requesting restriction of transmission of failure log data during a predetermined period to each of the diagnostic processors 10-1 to 10-N.
次に、サービスプロセッサ２０は、算出した総検出回数が所定の閾値を超えている場合に、所定の期間、障害ログデータの送信の抑制を要求する抑制命令を診断プロセッサ１０−１〜１０−Ｎの各々に送信する。 - 特許庁 - To solve such a problem that writing/reading of different data for each of processors causes a comparison mismatch, resulting in operation stop as a case in which an ECC error history is left in a register, in a highly reliable controller of a multiple system.
多重系システム野高信頼性制御装置において、ＥＣＣエラー履歴がレジスタに残る場合のように、プロセッサ毎に異なるデータの書込み、読込みをすれば比較不一致となって動作が停止する問題点を解決する。 - 特許庁 - To read data in a memory at a speed similar to that for reading form a normal register, without increasing the arguments of communication between processors even if the volume of a memory incorporated in a functional circuit such as LSI is increased.
ＬＳＩ等の機能回路が内蔵するメモリの容量が増加した場合でも、プロセッサ間通信の引数を増加させることなく、メモリ内のデータを通常レジスタの読み出しと同等の速度で読み出しことを可能にする。 - 特許庁 - Since the information terminal device 1 comprises also a control unit 7 for turning on a processor corresponding to a selected processing mode and turning off other processors power consumption can be reduced.
情報端末装置１は、選択された処理モードに対応する処理部の電源をオン状態とし、他の処理部の電源をオフ状態とする制御部７をさらに備えるため、消費される電力を低減することが可能となる。 - 特許庁 - Respective intra-group reception processors 441-44N are provided with delay and addition elements for receiving transducer signals corresponding to an echo from a transmission acoustic beam from the transducer element of a connected sub array and delaying and adding the received transducer signals.
各グループ内受信プロセッサ４４は、接続されたサブアレイのトランスデューサ素子から、送信音響ビームからのエコーに呼応してトランスデューサ信号を受信し、受信したトランスデューサ信号を遅延させて加算する遅延及び加算素子を含む。 - 特許庁 - The system adaptable to varying operation is provided with a database (1, 2) wherein a plurality of pieces of calculation formula information about the calculation formula are stored assigned to a plurality of calculation formula identifiers, and the plurality of processors (3-1 to 3-M).
本発明の変動演算対応システムは、計算式に関する複数の計算式情報が複数の計算式識別子に対応付けて格納されたデータベース（１、２）と、複数の処理装置（３−１〜３−Ｍ）とを具備する。 - 特許庁 - To provide a cache memory test system for performing the combined execution of cache coherence maintenance operations and the memory sequential property verification of access results by making a plurality of processors asynchronously perform continuous access to one and the same address and, one and the same cache line.
複数のプロセッサが同一アドレス、および同一キャッシュラインに対し、非同期に連続アクセスを行うことで、キャッシュコヒーレンシ維持動作、アクセス結果のメモリ順序性検証を複合的に実施するキャッシュメモリ試験システムを提供する。 - 特許庁 - To achieve system switching by maintaining the sequence of control signals thereby matching the inside data of both processors of active system/reserve system, and preventing the missing of the control signal in switching those systems, and securing inter-system synchronization.
制御信号の順番を維持して、現用系／予備系の両処理装置の内部データを一致させ、系切り替え時における制御信号の欠落を防ぎ、系間の同期を確保して系切り替えを行うことができるようにする。 - 特許庁 - To provide a synchronization method for a shared data, capable of distributing a load concerned in synchronization processing when a new information processor is joined, in a network system of synchronizing the shared data between a plurality of information processors.
複数の情報処理装置の間で共有データを同期しているネットワークシステムにおいて、情報処理装置が参加した場合の同期処理に係る負荷を分散化することが可能な共有データの同期方法を提供する。 - 特許庁 - A scheduler for managing a plurality of image processing commands in a batch is provided with a determination means for allocating one image processing command that can be processed in parallel to a plurality of image processors, and a means for creating separated processing addresses.
複数の画像処理コマンドを一括して管理するスケジューラに、並列処理が可能な一つの画像処理コマンドを複数の画像処理装置に割り振るための判定手段と分割した処理アドレスを生成する手段を設ける。 - 特許庁 - In this case, the priority processing part 50 determines the business processor 300 which should execute the unexecuted business process based on the device loads of the plurality of business processors 300 and an execution load required for the execution of each unexecuted business process.
このとき優先処理部５０は、複数の業務処理装置３００の装置負荷と、各未実行業務プロセスの実行に要する実行負荷とに基づき、未実行業務プロセスを実行すべき業務処理装置３００を決定する。 - 特許庁 - To provide a multiprocessor system for distributed processing, by which the difference of processors can be absorbed and the communication velocity is accelerated as well by directly connecting PCI buses with each other with no dependency on machine type respectively provided on two mother boards.
２つのマザーボードがそれぞれ備える機種依存性のないＰＣＩバスどうしをダイレクトに接続できるようにしたので、プロセッサの違いも吸収でき、且つ、通信速度も高速化する分散処理用のマルチプロセッサシステムの構築する。 - 特許庁 - Also, the task processing system includes at least two information processors connected to a network, and the acceptance deciding processor is installed in one information processor, and the task execution processor is installed in the other information processor.
また、ネットワークに接続された少なくとも２つの情報処理装置をさらに備え、前記受付判定プロセッサは前記一方の情報処理装置に設けられ、前記タスク実行プロセッサは前記他方の情報処理装置に設けられる。 - 特許庁 - For dynamically modifying the number of the processors active in the multi-node data processing system, embodiments include transformations, code (program), state machines or other logic to change the portion of BIOS that a processor loads on power-on.
マルチノード・データ処理システムにおいてアクティブなプロセッサの数を動的に変更する際に、一実施形態は、電源投入時にプロセッサがロードするＢＩＯＳの部分を変更するための、変換、コード（プログラム）、状態機械、又は他の論理を含む。 - 特許庁
