「Synchronous DRAM」を含む例文一覧(77)
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シンクロナスＤＲＡＭ - 特許庁 - SYNCHRONOUS DRAM INTERFACE
シンクロナスＤＲＡＭインタフェース - 特許庁 - SYNCHRONOUS DRAM CONTROLLER
シンクロナスＤＲＡＭ制御装置 - 特許庁 - SYNCHRONOUS DRAM ACCESS DEVICE
シンクロナスＤＲＡＭアクセス装置 - 特許庁 - SYNCHRONOUS DRAM CONTROL CIRCUIT
シンクロナスＤＲＡＭ制御回路 - 特許庁 - CONTROL OF SYNCHRONOUS DRAM
同期式ＤＲＡＭの制御方法 - 特許庁 - DRAM REFRESH SYNCHRONOUS TYPE MEMORY DOUBLING DEVICE
ＤＲＡＭリフレッシュ同期式メモリ二重化装置 - 特許庁 - DOUBLE DATA RATE SYNCHRONOUS DRAM INTEGRATED CIRCUIT DEVICE
ダブルデ—タレ—ト同期式ＤＲＡＭ集積回路装置 - 特許庁 - SYNCHRONOUS DRAM CONTROLLER AND ITS CONTROL METHOD
シンクロナスＤＲＡＭコントローラおよびその制御方法 - 特許庁 - SYNCHRONOUS DRAM CONTROL DEVICE AND CONTROL METHOD
シンクロナスＤＲＡＭ制御装置及び制御方法 - 特許庁 - OUTPUT CIRCUIT AND SYNCHRONOUS DRAM USING THE SAME
出力回路及びこれを用いた同期型ＤＲＡＭ - 特許庁 - In the case of outputting a 2nd synchronous DRAM packet stream from a 1st synchronous DRAM, the 1st synchronous DRAM outputs a data enable signal synchronously with the packet stream.
第１のシンクロナスＤＲＡＭから第２のシンクロナスＤＲＡＭパケット列を出力する際に、第１のシンクロナスＤＲＡＭは、パケット列に同期してデータイネーブル信号を出力する。 - 特許庁 - The synchronous-type flash memory device shares a system bus with the synchronous-type DRAM device.
同期型フラッシュメモリ装置は同期型ＤＲＡＭ装置とシステムバスとを共有する。 - 特許庁 - MODULAR STRUCTURE FOR IMAGE INVERTED MEMORY USING SYNCHRONOUS DRAM
同期ＤＲＡＭを使用する画像転置メモリのためのモジューラ構造 - 特許庁 - SYNCHRONOUS DRAM SEMICONDUCTOR DEVICE WITH WRITE INTERRUPT WRITTING FUNCTION
書込みインタラプト書込み機能を有する同期式ＤＲＡＭ半導体装置 - 特許庁 - To provide a synchronous DRAM controlling method enabling an efficient memory access at the time of using a synchronous DRAM as a frame memory for a moving picture experts group(MPEG) decoder.
ＭＰＥＧ復号器のフレームメモリとして使用したときに効率よいメモリアクセスを可能とする同期式ＤＲＡＭの制御方法を提供する。 - 特許庁 - When storing CMYK image data in a synchronous type DRAM 604, respective colors are allocated to the respective banks 0-3 of the synchronous type DRAM to be 1 color =1 bank.
ＣＭＹＫ画像データを同期式ＤＲＡＭ６０４に格納する際に、各色を同期式ＤＲＡＭの各バンク０−３に割り当て、１色＝１バンクとする。 - 特許庁 - In the case of outputting a packet stream from the 1st synchronous DRAM, when the 2nd synchronous DRAM is not in ready, the row and column addresses of the 1st synchronous DRAM are returned to addresses where a transmission error takes place and the data are retransmitted.
さらに、第１のシンクロナスＤＲＡＭからパケット列を出力する際に、第２のシンクロナスＤＲＡＭがレディ状態でなくなれば、第１のシンクロナスＤＲＡＭの行アドレスと列アドレスを、伝送エラーが生じたアドレスに戻し、データを再送する。 - 特許庁 - To provide a synchronous semiconductor memory in which read can be performed with access time comparable to that of a synchronous DRAM.
シンクロナスＤＲＡＭと同程度のアクセスタイムで読み出しができる同期式半導体記憶装置を提供する。 - 特許庁 - A sense amplifier of a synchronous DRAM is provided with an over-drive control circuit 14.
シンクロナスＤＲＡＭのセンスアンプには、オーバドライブ制御回路１４が設けられている。 - 特許庁 - The memory interface can be one of a SRAM, a DRAM or a packet protocol synchronous DRAM interface.
メモリインタフェースは、ＳＲＡＭ、ＤＲＡＭ又はパケットプロトコル同期ＤＲＡＭインタフェースのうちのいずれか１つとすることができる。 - 特許庁 - To provide an image processing apparatus capable of effectively accessing a synchronous DRAM.
同期型ＤＲＡＭに対して良好にアクセスすることができる画像処理装置を提供する。 - 特許庁 - To control generation of defective standby current during active standby of synchronous DRAM.
シンクロナスＤＲＡＭのアクティブスタンバイ時におけるスタンバイ電流不良の発生を抑制する。 - 特許庁 - To reduce costs by reducing chip sizes of a synchronous DRAM or the like by reducing an amount of hardware of circuits necessary for bank control of the synchronous DRAM or the like having a plurality of banks.
複数のバンクを備えるシンクロナスＤＲＡＭ等のバンク制御に必要な回路のハードウェア量を削減して、シンクロナスＤＲＡＭ等のチップサイズを縮小し、その低コスト化を図る。 - 特許庁 - The command decode circuit 2 decodes the access command of the clock synchronous DRAM and decodes an operating mode.
コマンドデコード回路２は、クロック同期型ＤＲＡＭのアクセスコマンドをデコードし、動作モードを解読する。 - 特許庁 - To provide a microcomputer for accessing a double-data-rate (DDR) synchronous DRAM at high speed.
ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。 - 特許庁 - To provide a microcomputer capable of rapidly accessing a double data rate (DDR) style synchronous DRAM.
ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。 - 特許庁 - To forward data efficiently, shorten a processing time for reproducing an image, make a system lightweight and reduce a product cost, for a synthetic aperture radar system employing a synchronous DRAM.
同期型DRAMを用いた合成開口レーダ装置で、効率よいデータ転送をし、画像再生の処理時間短縮、装置の軽量化、製品のコストダウンを図る。 - 特許庁 - A clock synchronous DRAM 1 has a command decoding circuit 2, an access control circuit 3 and plural banks 0-n respectively composed of clock asynchronous DRAM.
クロック同期型ＤＲＡＭ１は、コマンドデコード回路２と、アクセス制御回路３と、それぞれクロック非同期型ＤＲＡＭで構成された複数のバンク０〜バンクｎを有する。 - 特許庁 - To increase operation speed of a synchronous DRAM, etc., and a system including this and to reduce power consumption by improving an output phase synchronous characteristic of a synchronous DRAM and the like having a double data rate mode and provided with a DLL circuit, and reducing its current consumption.
ダブルデータレートモードを有しＤＬＬ回路を備えるシンクロナスＤＲＡＭ等の出力位相同期特性を改善し、その消費電流を低減して、シンクロナスＤＲＡＭ等及びこれを含むシステムの高速化及び低消費電力化を図る。 - 特許庁 - To provide a double data rate synchronous DRAM integrated circuit device which can be tested by a low speed test device.
低速テスト装置でテストできるダブルデータレート同期式ＤＲＡＭ集積回路装置を提供すること。 - 特許庁 - To provide a microcomputer, which accesses a synchronous DRAM having a double data rate(DDR) scheme at a high speed.
ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。 - 特許庁 - Lastly, after completing the writing, the synchronous-type DRAM device is set from the refresh mode into the normal mode.
最後に、書込みが完了たし後に、同期型ＤＲＡＭ装置はリフレッシュモードからノーマルモードに設定される。 - 特許庁 - In a data writing method for the synchronous- type flash memory device with the shared system bus, the synchronous-type DRAM device is set firstly from a normal mode into a refresh mode.
システムバスを共有する同期型フラッシュメモリ装置のデータ書込み方法では、同期型ＤＲＡＭ装置が先ずノーマルモードからリフレッシュモードに設定される。 - 特許庁 - An image editing control part 603 allocates one color component of CMYK to each bank of the synchronous type DRAM 604 and controls the read/write of the image data of the respective color components from/to the synchronous type DRAM 604.
画像編集制御部６０３は、同期式ＤＲＡＭ６０４の各バンクにＣＭＹＫの１つの色成分を割り当て、同期式ＤＲＡＭ６０４に対する各色成分の画像データの読出し／書込み制御を行う。 - 特許庁 - Then, extracted partial image data for 64 bits are stored in a synchronous-type DRAM 16 as storage data.
そして、抽出された６４ビット分の部分画像データは、記憶データとして同期型ＤＲＡＭ１６に記憶される。 - 特許庁 - Then a partial image data of extracted 64 bits is stored in a synchronous DRAM 16 as storage data.
そして、抽出された６４ビット分の部分画像データは、記憶データとして同期型ＤＲＡＭ１６に記憶される。 - 特許庁 - A system of the present invention is provided with a synchronous-type flash memory device 100, a synchronous-type DRAM device 200 having a refresh mode, and a microprocessor 300 for controlling operations of both of these devices.
本発明のシステムには、同期型フラッシュメモリ装置100、リフレッシュモードを有する同期型ＤＲＡＭ装置200、両装置の動作を制御するためのマイクロプロセッサ300が提供される。 - 特許庁 - RAM PROVIDED WITH LATENCY SYNCHRONIZED WITH MICROPROCESSOR AND SYSTEM PROVIDED WITH DATA PROCESSOR, SYNCHRONOUS DRAM, PERIPHERAL DEVICES AND SYSTEM CLOCK
マイクロプロセッサと同期するレイテンシを備えたＲＡＭ、及びデ—タプロセッサ、シンクロナスＤＲＡＭ、周辺装置とシステムクロックを含むシステム - 特許庁 - To efficiently reduce the unnecessary radiation of a frequency three times as much as that of a clock signal supplied to a synchronous DRAM.
シンクロナスＤＲＡＭに供給されるクロック信号の３倍の周波数の不要輻射を効率良く低減させる。 - 特許庁 - To provide a semiconductor memory device, capable of shortening the period for development by providing a clock synchronous DRAM in multi- bank configuration, while utilizing a clock asynchronous DRAM.
クロック非同期型ＤＲＡＭを利用して、多バンク構成のクロック同期型ＤＲＡＭを実現することにより、開発期間の短縮化を可能とする半導体記憶装置を提供すること。 - 特許庁 - To perform a write-in operation of data at high speed and surely in a synchronous DRAM writing data for each selected column.
選択されたカラムごとにデータを書き込む同期型ＤＲＡＭにおいて、データの書込動作を高速かつ確実に行うことにある。 - 特許庁 - Consequently, data communication to be executed between each FIFO memory 51-56 and the synchronous DRAM 62 can be executed efficiently.
そのため、各ＦＩＦＯメモリ５１〜５６と同期型ＤＲＡＭ６２との間で実行されるデータ通信を効率的に実行できる。 - 特許庁 - In accessing a synchronous DRAM having a long waiting time, the bus system makes all the bus masters each having a bus use right operate as if they have obtained the bus use right to acquire necessary drive information, whereby the access bandwidth of the synchronous DRAM is optimized by using a bus interleaving method.
また、長い待機時間を有する同期ＤＲＡＭのアクセス時、バス使用権がある全てのバスマスタにバス使用権を得たように動作させて、必要な駆動情報を獲得し、バスインターリービング方式を利用して同期ＤＲＡＭのアクセス帯域幅を最適化する。 - 特許庁 - BIT LINE SENSE AMPLIFIER DRIVE CONTROL CIRCUIT AND METHOD OF SYNCHRONOUS DRAM FOR SELECTIVELY SUPPLYING OPERATING VOLTAGE AND TEMPORARILY INTERRUPTING SUPPLY
動作電圧を選択的に供給し、一時的に供給を中断する同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法 - 特許庁 - To improve convenience in the auto-refresh mode of a synchronous DRAM or the like, to successively activate plural banks at prescribed time intervals without being affected by the internal dispersion of delay time and to further suppress a power supply noise at the time of refresh operation in the synchronous DRAM or the like.
シンクロナスＤＲＡＭ等のオートリフレッシュモードにおける使い勝手を高めるとともに、遅延時間の内部バラツキによる影響を受けることなく、複数のバンクを所定時間間隔をおいて順次活性化し、シンクロナスＤＲＡＭ等のリフレッシュ動作時における電源ノイズをさらに抑制する。 - 特許庁 - In the memory access method of a synchronous DRAM, same data are written in a plurality of banks of the synchronous DRAM, respectively, an active command is issued successively to the plurality of banks, in a prescribed order, and next, a read command is issued successively to the plurality of banks, in a prescribed order.
シンクロナスＤＲＡＭのメモリアクセス方法において、同一のデータをシンクロナスＤＲＡＭの複数のバンクにそれぞれ書き込み、複数のバンクに対して所定の順序で順次アクティブコマンドを発行し、次に複数のバンクに対して所定の順序で順次リードコマンドを発行する。 - 特許庁 - When the first operation is selected, the CPU 4 saves data inside an SDRAM (Synchronous DRAM) 2 to a flash memory 3 and transfers to a sleep mode 1 from the normal mode.
第１の動作選択時には、ＣＰＵ４は、ＳＤＲＡＭ２内のデータをフラッシュメモリ３に退避させて通常モードからスリープモード１に移行する。 - 特許庁 - Single data rate mode signals CL1, BL1 are activated, and a double data rate synchronous DRAM integrated circuit device is operated with a single data rate mode.
シングルデータレートモード信号ＣＬ１、ＢＬ１を活性化してダブルデータレート同期式ＤＲＡＭ集積回路装置をシングルデータレートモードで動作させる。 - 特許庁 - To provide an information processing device capable of reading data from a synchronous DRAM with high frequency drive clock signals irrespective of variation in operating environment.
動作環境の変動に係らず、高周波数の駆動クロック信号によって同期式ＤＲＡＭからデータを読み出すことができる情報処理装置を提供する。 - 特許庁
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