「Synchronous DRAM」を含む例文一覧(77)
＜前へ 1 2- The 2nd SDRAM is in a standby state while setting row and column addresses to the 2nd synchronous DRAM before data are transferred and provides an output of a ready signal.
第２のＳＤＲＡＭは、データが転送されてくる前に当該第２のシンクロナスＤＲＡＭの行アドレスと列アドレスを設定した状態で待機し、レディ信号を出力する。 - 特許庁 - By shielding the time of activation/precharge when simultaneously accessing the image data of the respective colors, access efficiency to the synchronous type DRAM 604 is improved.
各色の画像データを同時にアクセスする際の活性化・プリチャージの時間を隠蔽することによって、同期式ＤＲＡＭ６０４へのアクセス効率を向上させることができる。 - 特許庁 - To shorten a data write-in time at a test time by giving a function writing the data read out from a specified bank in another bank in a synchronous type DRAM(dynamic random access memory) having multi-bank constitution.
マルチバンク構成を有する同期型ＤＲＡＭにおいて、特定のバンクから読み出したデータを他のバンクに書き込みを行う機能を持たせ、試験に際してデータ書き込み時間を短縮する。 - 特許庁 - To provide a memory control unit capable of efficient data transmission and reception, having a low power consumption mode such as self-refresh by means of a clock enable signal, in addition to refresh, in case that the memory being connected is a synchronous DRAM, and capable of efficiently performing the refresh and the self-refresh.
効率よくデータの送受信が可能であり、また、接続されるメモリが同期式のＤＲＡＭの場合、セルフリフレッシュを効率よく行い、低電力化を図る。 - 特許庁 - A memory controller 75 makes, in the following way, only one access request effective, when modules 71 to 73 make requests to access individual banks of a synchronous DRAM(SDRAM) 74 at the same time.
メモリコントローラ７５は、モジュール７１〜７３より、同時刻にＳＤＲＡＭ７４の各バンクに対するアクセス要求がある場合には、以下のようにして、１つのアクセス要求のみを有効とする。 - 特許庁 - To provide a semiconductor storage device the chip size of which is prevented from becoming larger by making its wiring and element areas smaller and which is reduced in power consumption and suitable for a DDRSDRAM(double data rate synchronous DRAM).
配線領域、素子領域を小さくしてチップサイズの増大を防ぎ、且つ、消費電力を小さくしたＤＤＲ ＳＤＲＡＭに好適な半導体記憶装置を提供する。 - 特許庁 - The bus state controller BSC includes a control register (PCR) for controlling the time to set up PC card start signals (-OE and -WE) at the time of connecting the synchronous DRAM.
バスステートコントローラＢＳＣには、シンクロナスＤＲＡＭ接続時におけるＰＣカードの起動信号（−ＯＥ、−ＷＥ）のセットアップ時間を制御するための制御レジスタ（ＰＣＲ）が設けられる。 - 特許庁 - To provide a semiconductor device in which over-head of chip size caused when a synchronous DRAM is made a virtual channel is dissolved and chip size is reduced, and its arranged and wiring method.
シンクロナスＤＲＡＭをヴァーチャルチャネル化する際に生じるチップサイズのオーバヘッドや回路素子の配置問題、回路特性の悪化という問題点を解消する半導体記憶装置を提供。 - 特許庁 - To provide a synchronous information storage device which controls its operation timing by using a synchronizing clock, exhibits improved performance by realizing high efficiency processing and realizes small power consumption characterizing the DRAM.
同期クロックを用いて動作のタイミングを制御する同期型情報記憶装置において、高効率な動作処理から性能の向上を図ると共に、ＤＲＡＭの特徴である低消費電力も実現させる。 - 特許庁 - To attain a control for efficient data transfer by a simple circuit in switching transfer of data with transfer wordage of two or more and data with transfer wordage of 1 to a synchronous DRAM.
シンクロナスＤＲＡＭに対して、転送語数が複数であるデータや転送語数が１であるデータを切り替えて転送する場合に、効率的にデータ転送を行うための制御を簡単な回路で実現する。 - 特許庁 - To provide a bank controller capable of executing excellent data communication processing between a FIFO memory of each processing part and a synchronous DRAM, an information processing device, an imaging device and a control method.
各処理部のＦＩＦＯメモリと同期型ＤＲＡＭとの間で良好なデータ通信処理の実行を可能とするバンクコントローラ、情報処理装置、撮像装置、および制御方法を提供する。 - 特許庁 - To provide a bit line sense amplifier drive control circuit and a bit line sense amplifier drive control method of a synchronous DRAM, that enable effective data output, even in a short clock period by reducing time required for the primary amplification of data.
データの１次増幅に必要な時間を短縮させて、短いクロック周期においても有効なデータを出力できる同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法を提供する。 - 特許庁 - The microprocessor for use in a personal computer or the like comprises a bus state controller BSC which includes control registers such as wait control registers WCR1 and WCR2 and is capable of parallelly controlling interfaces of various semiconductor memories such as a ROM, a burst ROM, a SRAM, a PSRAM, a DRAM and a synchronous DRAM and PC cards such as memory and I/O cards.
パーソナルコンピュータ等に内蔵されるマイクロプロセッサに、ウェイトコントロールレジスタＷＣＲ１及びＷＣＲ２等のコントロールレジスタを含みかつＲＯＭ，バーストＲＯＭ，ＳＲＡＭ，ＰＳＲＡＭ，ＤＲＡＭ及びシンクロナスＤＲＡＭ等の各種半導体メモリやメモリカード及びＩ／Ｏカード等のＰＣカードのインターフェイスを並行制御しうるバスステートコントローラＢＳＣを設ける。 - 特許庁 - A spread spectrum clock generator 210 is provided with a state determining device 220 for determining a continuous access of a DDR (double data rate) SDRAM (synchronous DRAM) 112A and performing spread off in a continuous access during reading data of the DDR SDRAM 112A.
拡散スペクトル・クロック発生器２１０は、ＤＤＲ ＳＤＲＡＭ１１２Ａの連続アクセスを判定し、ＤＤＲ ＳＤＲＡＭ１１２Ａのデータ読み出し時の連続アクセスでは拡散ＯＦＦにする状態判定器２２０を備える。 - 特許庁 - To realize a control operation used to transfer data efficiently by using a simple circuit when data having a plurality of words to be transferred and data having one word to be transferred are changed over so as to be transferred to a synchronous DRAM.
シンクロナスＤＲＡＭに対して、転送語数が複数であるデータや転送語数が１であるデータを切り替えて転送する場合に、効率的にデータ転送を行うための制御を簡単な回路で実現する。 - 特許庁 - To provide a DRAM chip furnished with an inside ODT signal producing circuit capable of changing over the signal from an ODT asynchronous signal to an ODT synchronous signal by taking account of a starting time of a DLL circuit.
ＯＤＴ非同期信号からＯＤＴ同期信号への切替をＤＬＬ回路の始動時間を考慮して行うことのできる内部ＯＤＴ信号生成回路を備えたＤＲＡＭチップを提供すること。 - 特許庁 - To attain the high speed of a synchronous DRAM(dynamic type random access memory) or the like by suppressing the generation of hot carriers in a data input buffer and a data output buffer or the like without incurring an access delay especially at the munimum side of an external power source voltage VDD.
特に外部電源電圧ＶＤＤのミニマム側でのアクセス遅延を招くことなく、データ入力バッファ及びデータ出力バッファ等におけるホットキャリアの発生を抑制し、シンクロナスＤＲＡＭ等の高速化を図る。 - 特許庁 - This DDR (double data rate) SDRAM (synchronous DRAM) performs write-in operation having write-latency at the normal operation, and at a test, receives a data strobe signal DQS and a data signal before one clock cycle of a write-command WRT and performs write-in operation having no write-latency.
このＤＤＲ ＳＤＲＡＭは、通常動作時はライトレイテンシを持った書込動作を行ない、テスト時はライトコマンドＷＲＴの１クロックサイクル前にデータストローブ信号ＤＱＳおよびデータ信号を受けてライトレイテンシを持たない書込動作を行なう。 - 特許庁 - Concerning the synchronous DRAM provided with four banks BANK0-BANK3 and the auto-refresh mode, for example, at the time of auto- refresh operation, the banks BANK0-BANK3 are successively activated at prescribed time intervals one by one, for example.
例えば４個のバンクＢＡＮＫ０〜ＢＡＮＫ３を備えかつオートリフレッシュモードを備えるシンクロナスＤＲＡＭ等において、例えばオートリフレッシュ動作時、バンクＢＡＮＫ０〜ＢＡＮＫ３を、例えば１個ずつしかも所定の時間間隔をおいて順次活性化する。 - 特許庁 - To prevent remarkable degradation of operation performance caused by occurrence of mismatching between internal timing generation and external specifications in rewriting operation for a memory cell and bit line pre-charge operation and occurrence of reduction of yield caused by variation or the like of a process, in DRAM internal non-synchronous operation.
ＤＲＡＭ内部非同期動作において、メモリセルへの再書込み動作やビット線プリチャージ動作などに内部タイミング発生と外部仕様との不整合が生じ、動作性能の大幅ダウンや、プロセスばらつきなどによる歩留り低下が起こるのを防ぐ。 - 特許庁 - To provide semiconductor design technologies, and more particularly, a delay locked loop (DLL) circuit for a synchronous DRAM, which enables a more stable operation when a semiconductor operates in a power-down mode for low power.
半導体設計技術、特に、同期式ＤＲＡＭの遅延固定ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＤＬＬ）回路、さらに詳細には、半導体の低電力動作のためのパワーダウンモード動作の際、安定した動作を行う遅延固定ループ回路を提供すること。 - 特許庁 - The delay amount may be one or more currents or voltages indicating an amount of PVT compensation to be applied to input or output signals of an application circuit, such as a memory-bus driver, a dynamic random access memory, a synchronous DRAM, a processor or other clocked circuit.
遅延量は、１つ以上の電流または電圧となる場合があり、メモリバスドライバ、動的ランダムアクセスメモリ、同期ＤＲＡＭ、プロセッサ、あるいは他のクロック回路のようなアプリケーション回路の入力信号または出力信号に適用されるＰＶＴ補正量を示す。 - 特許庁 - In a synchronous DRAM with wide bit width of data, the pins and signal lines 28, 38 of read data and write data are shared by the pins and signal lies of a command COM such as RAS, CAS, WE, bank selection, address ADD, and pieces of data are multiplexed and transferred.
データのビット幅が広いシンクロナスＤＲＡＭにおいて、読み出しデータと書き込みデータのピンと信号線２８，３８を、ＲＡＳ、ＣＡＳ、ＷＥ等のコマンドＣＯＭ、バンク選択、アドレスＡＤＤのピン及び信号線と共用し、データを多重に転送することを特徴としている。 - 特許庁 - In the synchronous type DRAM having the multi-bank constitution, an inter-bank data copy control circuit 20 specifying optional one among plural memory banks BK0-BK3 as a source bank based on a command specifying an inter-bank data copy mode, and controlling so as to write the data read out from the source bank in at least remaining one memory bank is provided.
マルチバンク構成を有する同期型ＤＲＡＭにおいて、バンク間データコピーモードを指定するコマンドに基づいて、複数のメモリバンクＢＫ0 〜ＢＫ3 のうちの任意の１つをソースバンクとして指定し、ソースバンクから読み出したデータを残りの少なくとも１つのメモリバンクに書き込むように制御するバンク間データコピー制御回路２０を具備する。 - 特許庁 - To reduce the development costs of a clock generation circuit CG and a synchronous DRAM or the like for mounting it and to shorten the development period by realizing the clock generation circuit CG whose basic constituting element is a DLL(delay locked loop) circuit provided with sufficiently high frequency accuracy and a sufficiently short lock-in cycle and provided with a wide movable frequency band.
ＤＬＬ回路を基本構成要素とし、充分に高い周波数精度と充分に短いロックインサイクルとを有し、かつ広帯域の可動周波数帯域を有するクロック発生回路ＣＧを実現して、クロック発生回路ＣＧ及びこれを搭載するシンクロナスＤＲＡＭ等の開発費用を削減し、その開発期間を短縮する。 - 特許庁 - To reduce power consumption for deciding a logic level of a data bus supplied with the memory cell read-out data in a synchronous DRAM output circuit and to generate an output of a nearly source voltage level by latching the memory cell read-out data, generating a boosted voltage based on the latched data and driving an n-channel field effect transistor.
シンクロナスＤＲＡＭの出力回路において、メモリセル読み出しデータが供給されるデータバスの論理レベルを確定するための消費電力を低減するとともに、メモリセル読み出しデータをラッチし、ラッチしたデータに基づいて昇圧された電圧を発生させてｎチャネル電界効果トランジスタを駆動することでほぼ電源電圧レベルの出力を発生できるようにする。 - 特許庁 - More specifically, the synchronous DRAM includes: a memory array containing at least first and second column blocks being divided by a column address; the first bit line sense amplifier being composed so that data outputted from the first column block of the memory cell array are sensed; and a second bit line sense amplifier being composed so that data outputted from the second column block are sensed.
より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
