「Test Patterns」を含む例文一覧(394)
＜前へ 1 2 3 4 5 6 7 8 次へ＞- The test pattern 11a has a plurality of gradation patterns 11c, 11 m, 11y.
テストパターン１１ａは、複数の階調模様１１ｃ、１１ｍ、１１ｙを有する。 - 特許庁 - To provide a printing apparatus capable of altering printing test patterns arbitrarily and readily.
印刷するテストパターンを任意かつ容易に変更できる印刷装置を提供する。 - 特許庁 - To provide a RAM test circuit generating an address and data being check patterns.
市松模様となるアドレス、データを生成するＲＡＭのテスト回路を提供する。 - 特許庁 - This failure inspection apparatus performs the failure inspection of an integrated circuit by using test patterns.
故障検査装置は、テストパターンを用いて集積回路の故障検査を行う。 - 特許庁 - The output test pattern T1 is formed of patterns K1, C1, M1 and Y1.
また、出力テストパターンＴ１は、パターンＫ１、Ｃ１、Ｍ１、Ｙ１から形成されている。 - 特許庁 - To shorten the processing time for ATPG, and to reduce the number of excessive test patterns.
ＡＴＰＧの処理時間の短縮化および余分なテストパターン数の削減を図ること。 - 特許庁 - To improve precision of detecting pattern imperfection without increasing the number of test patterns.
テストパターン数を増大させることなくパターンの不具合検出精度を向上させる。 - 特許庁 - Four test patterns 21 to 24 are simultaneously displayed on a display part 1 for a computer.
４個のテストパタン２１乃至２４が同時に計算機用表示部１に表示される。 - 特許庁 - At this time, the common data block, contained in two or more arbitrary test patterns, is searched.
このとき、任意の２つ以上のテストパターンに含まれる共通のデータブロックを検索する。 - 特許庁 - Pattern memory 78 stores test patterns to be supplied for a device to be tested 40 in advance.
パターンメモリ７８は、被試験デバイス４０に供給するテストパターンを予め格納する。 - 特許庁 - To shorten the processing time required for the processing of verifying a circuit to be tested on the basis of test patterns of a number larger than that of the memory maximum length of a memory for storing the test patterns without increasing load on a test apparatus.
テストパターン格納用メモリのメモリ最大長よりもパターン数の大きなテストパターンに基づく被テスト回路に対する検証処理に要する処理時間の短縮を、テスト装置の負荷増大を伴うことなく行う。 - 特許庁 - In a test pattern load device 30, the test patterns to be executed are divided into a size storable in the memory 11 for storing the test patterns and stored in parallel and horizontal directions in the memory 11 for storing the test patterns, and test program information indicating the location of storage and division information on the number of divisions etc. are reported to a verification processing part 13.
テストパターンロード装置３０で、実行すべきテストパターンを、テストパターン格納用メモリ１１に格納可能なサイズに分割してこれをテストパターン格納用メモリ１１の水平方向並列に格納すると共に、その格納位置を表すテストプログラム情報及び分割数等の分割情報を検証処理部１３に通知する。 - 特許庁 - To test a semiconductor integrated circuit with no restrictions on the number of test patterns without preliminarily preparing an expected value.
期待値を予め準備することなく、またテストパターンの数が制限されることなく半導体集積回路のテストを行う。 - 特許庁 - Then, when the one test pattern is displayed on the one screen, the individual test patterns [n] are displayed with the determined line pair density.
そして、一画面上に一のテストパターンを表示させる際には決定されたラインペア密度で各テストパターン［ｎ］が表示される。 - 特許庁 - Then, via a process by a indeterminate value determining means 105, the test patterns are merged by a test pattern merging means 106.
その後、不確定値決定手段１０５による処理を経て、テストパタン併合手段１０６によってテストパタンの併合が行われる。 - 特許庁 - To provide a scan flip-flop capable of applying two patterns for delay fault test during delay fault test.
遅延故障試験時に遅延故障試験用の２パタンを印加可能とするスキャンフリップフロップを提供することを目的とする。 - 特許庁 - The test patterns are subjected to X-extraction (step 3), and each test pattern is mapped in the state transition of an FSM (step 4).
テストパターンに対してＸ抽出を行ない（ｓｔｅｐ３）、各テストパターンをＦＳＭの状態遷移にマッピングする（ｓｔｅｐ４）。 - 特許庁 - To provide a burn-in test system and a burn-in board capable of monitoring test results in a plurality of burn-in patterns.
複数のバーンインパターンの試験結果をモニタ可能なバーンイン試験システム及びバーンインボードを提供することを目的とする。 - 特許庁 - In this burn-in test method for collectively testing two or more objects to be tested having test patterns, at least two objects to be tested are simultaneously designated during burn in, the test patterns are read from the parts to be tested, and the test patterns read after the burn in are compared with an expectation value pattern.
テストパターンを有する被試験対象物を複数個まとめてテストするバーンインテスト方法において、バーンインの間、少なくとも２以上の該被試験対象物を同時に指定し、当該被試験対象部品から該テストパターンを読み出し、該バーンイン後に読み出したテストパターンと、期待値パターンとの比較を行うよう、構成する。 - 特許庁 - To achieve commonality of test patterns between a test mode for operating a memory and a test mode for operating a bypass path circuit which bypasses the memory, for a memory test circuit of a semiconductor integrated circuit equipped with the memory.
メモリを搭載する半導体集積回路のメモリテスト回路において、メモリを動作させるテストモードと、メモリを迂回する迂回パス回路を動作させるテストモードに対して、テストパターンを共通化する。 - 特許庁 - The test pattern compression method performs compression on a plurality of test patterns for testing a circuit and is configured so as to simultaneously test the logic paths which cross each other activated by each test pattern.
回路をテストする複数のテストパターンに対して圧縮を行うテストパターンの圧縮方法であって、前記各テストパターンで活性化された論理パスが交差するものを同時にテストするように構成する。 - 特許庁 - Alternatively, defects such as short circuits, continuity defects, short circuits caused by foreign matters, etc., are detected by forming test patterns having different circuit patterns.
また、または異なる回路パターンを持ったテストパターンを形成してショート、導通不良、異物によるショートなどの欠陥を検出する。 - 特許庁 - After a positive type resist is coated on a test substrate and it is brought into a focus by using a mask original plate for a test pattern to expose at a plurality of parts, development is carried out to form the test patterns composed of remaining patterns at the plurality of parts on the test substrate, respectively (step S11).
テスト基板上にポジ型レジストを塗布し、テストパターン用マスク原版を用いてフォーカスを振って複数個所に露光した後、現像を行なって、テスト基板上の複数個所にそれぞれ残しパターンからなるテストパターンを形成する（ステップＳ１１）。 - 特許庁 - The projector 1 as the master gathers enlarged images of divided test patterns from the slave projectors 2 to 4 and puts the gathered images of test patterns and the image of a test pattern that the master projector 1 itself take partial charge of together into an image of one test pattern.
マスタのプロジェクタ１は、分割されたテストパターンを拡大した画像を、スレーブのプロジェクタ２乃至４から収集し、収集したテストパターンの画像と、マスタのプロジェクタ１自身が担当するテストパターンの画像とを合成して、一つのテストパターンの画像とする。 - 特許庁 - A plurality of test patterns are formed along a roller in the longitudinal direction, and a correction value optimal for correcting conveyance error dependent on the eccentricity of the roller is acquired from the test patterns.
ローラの長手方向に沿って複数のテストパターンを形成し、これに基いてローラの偏心に依存する搬送誤差を補正するのに最適な補正値を取得するようにする。 - 特許庁 - To provide an apparatus, a method, and a program for generating test patterns and capable of preventing increases in the number of test patterns and highly accurately detecting bridge faults and open faults.
テストパターン数の増大を抑制し、ブリッジ故障及びオープン故障を高精度で検出可能なテストパターン作成装置、テストパターン作成方法及びテストパターン作成プログラムを提供する。 - 特許庁 - By using pens 50, 52, 54, 56, ink ejection elements, test patterns 92, 94, 96 are printed on a printing medium 90, and these test patterns 92, 94, 96 are read by an optical scanner 80.
インク射出素子であるペン５０、５２、５４、５６を用いてテストパターン９２、９４、９６をプリント媒体９０にプリントし、これらテストパターン９２、９４、９６を光学スキャナ８０で読み取る。 - 特許庁 - An execution order for the simulation as to the plurality of test patterns 21 is determined using the plurality of test patterns 21 as inputs to output simulation execution order information 22 (S1).
【解決手段】 複数のテストパターン２１を入力として、複数のテストパターン２１についてのシミュレーションの実行順序を決定して、シミュレーション実行順序情報２２を出力する（Ｓ１）。 - 特許庁 - First, a combination test confirmation extraction process 102 retrieves and extracts a process matching an input combination test confirmation process from program test patterns in a file 106.
まず、組み合わせテスト確認抽出処理102は、入力された組み合わせテスト確認処理と一致する処理を、ファイル106内のプログラムテストパターンから検索・抽出する。 - 特許庁 - To provide a scanning test circuit capable of reducing the number of LSI pins, reducing test patterns, improving a failure detection rate, and reducing a scanning test related circuit scale.
ＬＳＩのピン数を削減し，テストパターン削減，故障検出率の向上，および，スキャンテスト関連回路規模の削減を図ることの可能なスキャンテスト回路を提供する。 - 特許庁 - Next, on the basis of the test patterns 100 recorded on the recording medium 16, a discharge timing adjustment value of ink in a recorded position of a test pattern 100 is determined per test pattern 100 (A2, A3).
次に、記録媒体16上に記録されたテストパターン100を基に、当該テストパターン100が記録された位置でのインクの吐出タイミング調整値をテストパターン100毎に決定する（A2、A3）。 - 特許庁 - To provide a system for generating data patterns/test data, which avoid test omission and generate efficiently the data pattern/test data with high correlation among the data.
テスト漏れを回避でき、データ間での相関性が高く、しかも効率良く生成でき、信頼性が保証されたデータパターン/テストデータを生成可能なシステムを提供する。 - 特許庁 - The width of a ridge test pattern 10e of the first test pattern 10 is made smaller than contact terminal patterns 21a, 22a, 23a of the fixed contact 2.
第１テストパターン１０の畝状テストパターン１０ｅの幅を固定接点部２の接点端子パターン２１ａ，２２ａ，２３ａより細くする。 - 特許庁 - To reduce the number of test patterns necessary for a macro boundary test in detecting delay failure between a macro and a user logic circuit.
マクロとユーザロジック回路との間の遅延故障を検出するマクロ境界テストにおいて必要なテストパタンの数を減少させる。 - 特許庁 - A test pattern 96 is recorded on a land 90 with a predetermined recording light quantity, and test patterns 98 and 99 are recorded on grooves 92 and 94 with various recording light quantities.
ランド90に予め定めた記録光量でテストパターン96を記録し、グルーブ92,94に種々の記録光量でテストパターン98,99を記録する。 - 特許庁 - To provide a semiconductor memory device in which memory tests of a plurality of test patterns are performed and its test time can be shortened.
複数のテストパターンのメモリテストを実行するとともに、そのテスト時間を短縮することができる半導体記憶装置を提供する。 - 特許庁 - To provide a test pattern preparation device for reducing test patterns for an LSI (Large-Scale Integration) tester without lowering the rate of failure detection.
故障検出率を低下させずに、ＬＳＩテスタ用テストパターンを削減することが可能なテストパターン作成装置を提供すること。 - 特許庁 - A printer draws unit patterns 31a to 31f which constitute a test pattern by forward stroke scanning.
プリンタは、往路走査によりテストパターンを構成する単位パターン３１ａ〜３１ｆを描画する。 - 特許庁 - In an activation test sequence:11000, the propagation test sequence:11011 and the propagation test sequence:11010 of the test sequence ID:9 are input into the ATPG 2100, to generate test patterns 11000XX, 11011XX, 11011XH.
テストシーケンスＩＤ：９の活性化テストシーケンス：１１０００、伝播テストシーケンス：１１０１１および伝播テストシーケンス：１１０１０をＡＴＰＧ２１００に入力して、テストパターン１１０００ＸＸ、１１０１１ＸＸ、および１１０１１ＸＨを生成する。 - 特許庁 - A test device 10 for testing an information processor using test data generated at random and test commands includes a program generating means which generates a test procedure made by mixing at random the test commands selected at random from the plurality of test commands and command patterns constituted by combining the plurality of test commands and creates a test program for testing the test procedure and the test data.
ランダムに生成した試験データ及び試験命令を用いて情報処理装置の試験を行う試験装置１０であって、複数の試験命令からランダムに選択した試験命令と、試験命令を複数組み合わせて構成した命令列パタンとをランダムに混在させた試験手順を生成し、試験手順と試験データとから試験を行うための試験プログラムを生成するプログラム生成手段を備える。 - 特許庁 - A test pattern sequence modifying means 103 rearranges a plurality of test patterns included in an initial test pattern set generated by an initial test pattern generating means 102 in accordance with the number of indeterminate values.
初期テストパタン生成手段１０２によって生成された初期のテストパタンセットに含まれる複数のテストパタンに対して、テストパタン順序変更手段１０３は、不確定値の数に従って並び替えを行う。 - 特許庁 - To provide a bit-compressed test pattern to a scanning chain of a circuit under a test, and to handle test patterns of different scanning chain lengths when a decompressed test pattern thereof is applied to the scanning chain.
テスト中回路中の走査チェーンにビットの圧縮したテストパターンを提供し、これが解凍されたテストパターンを走査チェーンに適用するに際して、異なる走査チェーンの長さのテストパターンを扱えるようにする。 - 特許庁 - A test pattern order change means 103 changes the arrangement according to the order starting from least number of uncertain value for a plurality of test patterns included in an initial test pattern set generated by an initial test pattern generation means 102.
初期テストパタン生成手段１０２によって生成された初期のテストパタンセットに含まれる複数テストパタンに対して、テストパタン順序変更手段１０３は、不確定値の数が少ない順番に並び替えを行う。 - 特許庁 - In the verification processing part 13, the number of division of the test patterns and the location of its storage stored in the memory 11 for storing the test patterns are recognized on the basis of the division information, and read regions from the memory 11 for storing the test patterns are sequentially changed by a read region switch circuit 12 to read each test vector and verify the circuit to be tested 20 accordingly.
検証処理部１３では、分割情報からテストパターン格納用メモリ１１に格納された分割テストパターン数及びその格納位置を認識し、テストパターン格納用メモリ１１からの読出領域を読出領域切替回路１２によって順次切り替えて各テストベクタを読み出し、これにしたがって被テスト回路２０に対する検証を行う。 - 特許庁 - To solve the problem that test patterns are not printed on a proper position on sheets and highly accurate alignment adjustment cannot be carried out when positional displacement or skew travel is generated in the sheets when printing the test patterns.
テストパターンを印刷する際に用紙に位置ずれや斜行が発生していた場合、テストパターンが用紙上の正しい位置に印刷されなくなり、精度の高いアライメント調整ができなくなる。 - 特許庁 - To facilitate a unit test of a clock generating module such as an SSCG, PLL, or DLL, without expanding memory for storing test patterns and expected-value patterns in a semiconductor integrated circuit.
テストパターンや期待値パターンを蓄えておくメモリを半導体集積回路に増設することなく、ＳＳＣＧ、ＰＬＬ、又は、ＤＬＬ等のクロック生成モジュールの単体試験を容易に可能とする。 - 特許庁 - In a second conveyance, the four test patterns are formed in a region R2 on the second surface S2 of the printing paper P, and at the same time, the four test patterns which have been formed on the first surface S1 are read from the second surface S2.
２回目の搬送時に、用紙Ｐの第２面Ｓ２の領域Ｒ２に４つのテストパターンを形成すると共に、第１面Ｓ１に形成された４つのテストパターンを第２面Ｓ２から読み取る。 - 特許庁 - To provide a data processing apparatus which is capable of surely reporting occurrence of an error without increasing the number of output terminals and test patterns and a test time.
出力端子やテストパターン数、テスト時間を増やさずに、エラーの発生を確実に通知することができるデータ処理装置を提供する。 - 特許庁 - The recognition determining section 141 determines whether the recognized chemical under test and non-chemical under test are arranged in the pocket as predefined patterns or not.
認識判定部１４１は、認識された被験薬及び非被験薬が所定のパターン通りにポケットに配列されているか否かを判定する。 - 特許庁 - To enhance the detection rate of a delay trouble in a dynamic function test, to reduce the number of generating test patterns therein, and to shorten the processing time therein.
動的機能テストにおける遅延故障の検出率向上化、生成テストパターン数の縮小化及び処理時間の短縮化を図る。 - 特許庁
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