「arithmetic code」を含む例文一覧(293)

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  • Addition of an EDC by the EDC circuit 101, scramble processing by a scramble arithmetic circuit 102 and coding processing by an LDC (long distance code) coding circuit 103 are executed by transferring data one by one among these circuits without interposing a memory 105.
    そして、ＥＤＣ回路１０１によるＥＤＣの付加と、スクランブル演算回路１０２によるスクランブル処理と、ＬＤＣ符号化回路１０３による符号化処理が、メモリ１０５を介することなく、これら回路間でデータの授受を順次行って実行される。 - 特許庁
  • The inside of the image compressor 10 is provided with a reduced image generating section 11, a conversion mode setting section 12, a fluency conversion section 13, a difference generating section 14, a DCT arithmetic section 15, a code quantity calculation section 16, an optimum mode selection section 17, and a Huffman coding section 18.
    画像圧縮装置１０内に、縮小画像生成部１１、変換モード設定部１２、フルーエンシー変換部１３、差分値生成部１４、ＤＣＴ演算部１５、符号量算定部１６、最適モード選択部１７、ハフマン符号化部１８を設ける。 - 特許庁
  • An arithmetic circuit 127 calculates the pixel data of the target pixel of the HD signal from pixel data xi of a plurality of estimated taps selectively fetched from the SD signal and the coefficient data Wi, corresponding to the code CL from the memory 134 by using the estimated equation.
    演算回路１２７で、ＳＤ信号より選択的に取り出された複数の予測タップの画素データｘｉと、メモリ１３４からのコードＣＬに対応した係数データＷiとから、推定式を使用して、ＨＤ信号の注目画素の画素データを演算する。 - 特許庁
  • This parallel processor 100 is provided with plural computing elements 40a-40f, reads command codes from a memory 110 by the unit of the command group, and actuating the computing elements 40a-40f in parallel based on the read command code to make an arithmetic process.
    並列演算処理プロセッサ１００は、複数の演算器４０ａ〜４０ｆを備え、命令グループ単位で、命令コードをメモリ１１０から読み出し、読み出した命令コードに基づいて各演算器４０ａ〜４０ｆを並列に動作させることにより演算処理を行う。 - 特許庁
  • To provide a decoding method and a decoding device that can approximate a row arithmetic operation in a Sum-Product decoding method with a high degree of precision rather than an Offset BP-based decoding method, thereby improving the performance of decoding of an error correcting code.
    Ｏｆｆｓｅｔ ＢＰ−ｂａｓｅｄ復号法よりＳｕｍ−Ｐｒｏｄｕｃｔ復号法における行演算を高い精度で近似することができ、誤り訂正符号の復号性能を向上することができる復号方法及び復号装置を提供する。 - 特許庁
  • The arithmetic means accepts the operation information signal when information specified by a set of the key code received by the receiving means and numerals is consistent with information specified by the ID number set by the ID number setting means.
    前記演算手段は、前記受信手段が受信した前記キーコードと数字の組により特定される情報が、前記ＩＤ番号設定手段により設定されたＩＤ番号により特定される情報と一致する場合には、前記操作情報信号を受け付ける。 - 特許庁
  • Concerning a data-driven information processor 620 for processing and outputting a plurality of image data comprising a screen, when a data packet storing an instruction code and data is inputted, this data packet is inputted through a merging part and an ignition control part to an arithmetic part.
    画面を構成する複数の画像データを処理して出力するデータ駆動型情報処理装置６２０は、命令コードとデータを格納するデータパケットを入力すると、該データパケットは、合流部および発火制御部を介して、演算部に入力される。 - 特許庁
  • A plurality of types of attribute code groups are stored in the same database as a hierarchical structure, and the hierarchical structure is configured to specify one or more communication addresses by a logical arithmetic operation through the respective hierarchies of the attribute codes included in each hierarchy.
    同データベースには複数種類の属性コード群が階層構造として記憶されており、当該階層構造は階層毎に含まれる属性コードの各階層を通じた論理演算により１つ以上の通信アドレスを特定する構成となっている。 - 特許庁
  • An arithmetic operation circuit 13 applies calculation to parallel data converted by shifting logarithmic likelihood ratio L(a'_i) in a p-stage shift register 12 by using a symbol correspondence rule of data before and after demodulation, and obtains the parallel data of the logarithmic likelihood ratio of m-bit code data after demodulation.
    算術演算回路１３は、ｐ段シフトレジスタ１２で対数尤度比Ｌ(a'_i)をシフトして変換されたパラレルデータに対して、復調前後データのシンボル対応規則を用いた演算を行い、復調後のｍビット符号データの対数尤度比のパラレルデータを得る。 - 特許庁
  • An arithmetic circuit 127 calculates pixel data of the attentional pixel in the HD signal through the use of an estimation formula from data xi of the tap corresponding to the attentional pixel in the HD signal, which is selectively taken-out from the SD signal, and from coefficient data Wi which is read from a memory 134 by a class code CL.
    演算回路１２７で、ＳＤ信号より選択的に取り出された、ＨＤ信号の注目画素に対応するタップのデータｘｉと、メモリ１３４よりクラスコードＣＬで読み出された係数データＷiとから、推定式を使用して、ＨＤ信号の注目画素の画素データを演算する。 - 特許庁
  • To improve the efficiency at data retransmission on the occurrence of a communication error in a multicast distribution system wherein distribution data are divided into a prescribed number of data blocks and a code word generated by applying an exclusive OR arithmetic operation to each set of the data blocks optionally selected is transmitted in a multicast form.
    配信データを所定数のデータブロックに分割し、任意に選択されたデータブロックの組ごとに排他的論理和演算して生成した符号語をマルチキャスト形式で送信するマルチキャスト配信システムにおいて、通信エラー時のデータ再送の効率向上を図る。 - 特許庁
  • To provide a data processor capable of appropriately selecting the optimal number of instruction execution cycle to be led on the basis of the valid data width per each operation data to be processed when executing an arithmetic instruction without previously setting the valid data width per each computing data in an instruction code.
    被演算データごとの有効データ幅を予め命令コードに設定しておくことなく、演算命令の実行時に被演算データごとの有効データ幅から導かれる最適な命令実行サイクル数を適宜選択することができるデータ処理装置を提供する。 - 特許庁
  • The analog-to-digital converter (ADC) 80 comprises a plurality of analog-to-digital conversion stages 90, 92, 94, and 96, correction logics 100, 102, and 104 recursively correcting conversion errors, and a code range arithmetic logic 82 which calculates an upper-limit value and a lower-limit value of digital values that the ADC 80 can output.
    アナログデジタル変換器（ＡＤＣ）８０は、複数のアナログデジタル変換段９０，９２，９４，９６と、変換誤差を再帰的に補正する補正論理１００，１０２，１０４と、ＡＤＣ８０が出力可能なデジタル値の上限値と下限値とを算出するコード範囲演算ロジック８２とを備えている。 - 特許庁
  • A CRC provision section 10 executes arithmetic operation to generate a CRC bit at every time coding object data are received and stores data in (K-1) bits less than that of a constraint length K of a convolution code from a head of coding object data by one bit to a buffer 12.
    ＣＲＣ付与部１０は、符号化対象データが入力する毎にＣＲＣビット作成のための演算を実行すると共に、符号化対象データの先頭から畳み込み符号の拘束長Ｋより１ビット少ない（Ｋ−１）ビットのデータをバッファ１２に記憶する。 - 特許庁
  • An image divider 110 divides a received image into four, which are fed to division image coders 120-i (i=1-4) and an allocation bit rate arithmetic section 171 sets a bit rate to each division image coder 120-i on the basis of a generated code amount of a preceding frame or the like.
    入力画像を画面分割装置１１０で４分割して各分割画像符号化装置１２０_-i（ｉ＝１〜４）に入力し、割り振りビットレート演算部１７１は、前のフレームの発生符号量などに基づいて各分割画像符号化装置１２０_-iにビットレートを設定する。 - 特許庁
  • The image in the deformation inspection object area is binarized, and the position of the original image can be adjusted for every scanning based on a generated LAN code to make the rectangular search to the inspection object area, which can save an arithmetic processing such as an area search to provide the pixel integration in the prescribed direction at a high speed.
    変形の検査対象領域の画像を、２値化し、生成されたランコードを基に、元画像を１スキャンごとに位置調整することができ、矩形探索を検査対象領域とすることができ、領域探索などの演算処理を省いて高速に、一定方向への画素積算を行う。 - 特許庁
  • The visual tag analyzing device 400 receives the image pickup data from the portable telephone set 100, and detects the positions of characteristics in an image shown by the image pickup data, and identifies an IP code associated with the visual tag by performing the arithmetic operation of geometrical invariant by using the positions.
    ビジュアルタグ解析装置４００は、携帯電話機１００から撮像データを受信すると、撮像データに表される画像における特徴の位置を検出し、その位置を用いて幾何学的不変量を演算したうえでビジュアルタグに対応付けられたＩＰコードを識別する。 - 特許庁
  • The pixel data of the target pixel of the HD signal is calculated by using the estimate equations from data xi of a tap corresponding to the target pixel o the HD signal selectively taken out from the SD signal and coefficient data Wi read by the class code CL from the memory 134 by an arithmetic circuit 127.
    演算回路１２７で、ＳＤ信号より選択的に取り出された、ＨＤ信号の注目画素に対応するタップのデータｘｉと、メモリ１３４よりクラスコードＣＬで読み出された係数データＷiとから、推定式を使用して、ＨＤ信号の注目画素の画素データを演算する。 - 特許庁
  • A quantization parameter output from a code amount controller of the video coding apparatus which is not illustrated is input in a third arithmetic unit 262 before it is input in a context initializer 143 in the entropy coder 215, and subtracted by a quantization parameter offset value 261 here.
    図示しない映像符号化装置の符号量制御器から出力される量子化パラメータは、エントロピ符号化器２１５内のコンテキスト初期化器１４３に入力される手前で第３の演算器２６２に入力され、ここで量子化パラメータオフセット値２６１で減算される。 - 特許庁
  • This arithmetic processing unit 1 can designate the reference address of a memory 10 by dividing an index value included in an instruction code into upper and lower bits of five each, and interpreting the upper five bits as vertical index values and the lower five bits as horizontal index values.
    演算処理装置１は、命令コードに含まれるインデックス値を上位および下位の５ビットに分割し、上位５ビットを縦方向のインデックス値として、下位５ビットを横方向のインデックス値として解釈することにより、メモリ１０の参照先アドレスを指定することが可能である。 - 特許庁
  • This product environment evaluation system is provided with a code information database 72 for registering the code information of merchandise, environment information databases 74 and 76 for registering the environment information of merchandise, an evaluation index information database 78 for registering the environment evaluation index of merchandise, a data read means 32 for reading registered information from the database, and a load evaluation arithmetic means 34 for performing environment load evaluation by using the read data.
    商品のコード情報を登録するコード情報データベース７２と、商品の環境情報を登録する環境情報データベース７４，７６と、商品の環境評価指標を登録する評価指標情報データベース７８と、これらのデータベースから登録された情報を読み出すためのデータ読出し手段３２と、読み出したデータを用いて環境負荷評価を行うための負荷評価演算手段３４とを備えた製品環境評価システム。 - 特許庁
  • An arithmetic circuit 127 operates the pixel data of the pixel under consideration of the HD signal from the data xi of the tap corresponding to the pixel under consideration of the HD signal fetched selectively from the SD signal in a tap selection circuit 121 and coefficient data Wi read from the memory 134 with the class code CL by using an estimated equation.
    演算回路１２７で、タップ選択回路１２１でＳＤ信号より選択的に取り出された、ＨＤ信号の注目画素に対応するタップのデータｘｉと、メモリ１３４よりクラスコードＣＬで読み出された係数データＷiとから、推定式を使用して、ＨＤ信号の注目画素の画素データを演算する。 - 特許庁
  • In a bit-stream syntax of slice video compression data which are video compression data of a slice structure, a slice start code and an initial register value that should be used as a register value at the start of arithmetic decoding in the next transmission unit as a slice header for slice video compression data in units of slice video compression data are multiplexed.
    スライス構造の映像圧縮データであるスライス映像圧縮データのビットストリームシンタックスにおいて、スライス映像圧縮データ毎に、各スライス映像圧縮データのスライスヘッダとして、スライス開始コードと、次の伝送単位の算術復号の開始時に用いるレジスタ値として用いるべき初期レジスタ値とを多重化する。 - 特許庁
  • In a CPU4 provided in a semiconductor integrated circuit device, a use signal generating circuit (selection control signal generating part) 19 decodes the operation code of a command which is fetched by an instruction register 20 through a data bus, generates a use signal (selection control signal), and outputs it to an execution part 9 and an arithmetic control part 21.
    半導体集積回路装置に設けられたＣＰＵ４において、ｕｓｅ信号生成回路（選択制御信号生成部）１９は、データバスを介してインストラクションレジスタ２０が取り込んだ命令のオペコードをデコードしてｕｓｅ信号（選択制御信号）を生成し、実行部９と演算制御部２１とにそれぞれ出力する。 - 特許庁
  • A product sum arithmetic unit 305 generates a waveform corresponding to the phase of the plurality of bits included in the present bit time from the waveform of the signal, based upon the classification code to shape the waveform of the signal, and a bit decision unit 306 decides the plurality of bits included in the present bit time based upon the shaped waveform of the signal.
    積和演算部３０５は、分類コードに基づいて、信号の波形から現在ビット時間に含まれる複数のビットの位相に対応する波形を生成することにより、信号の波形を整形し、ビット判定部３０６は、整形後の信号の波形に基づいて、現在ビット時間に含まれる複数のビットを判定する。 - 特許庁
  • An arithmetic circuit 127 uses the estimate expression to calculate pixel data of a target pixel of the HD signal on the basis of data xi of a tap corresponding to the target pixel of the HD signal selectively extracted from the SD signal and coefficient data read by the class code CL from the memory 134 to calculate pixel data of the target pixel of the HD signal.
    演算回路１２７で、ＳＤ信号より選択的に取り出された、ＨＤ信号の注目画素に対応するタップのデータｘｉと、メモリ１３４よりクラスコードＣＬで読み出された係数データＷiとから、推定式を使用して、ＨＤ信号の注目画素の画素データを演算する。 - 特許庁
  • The navigation arithmetic processing part III includes the unscented Kalman filter 12 for forming a measuring system into a mathematical expression, using a Doppler shift signal based on the carrier wave phase, and a measuring system model by a pseudo-distance signal based on the code phase from the GPS signal processing part II, and for estimating a true value of a measured value taking peripheral information into account.
    前記航法演算処理部IIIは、前記信号処理部IIからの搬送波位相からドップラーシフト信号、符号位相から疑似距離信号による測定系モデルを用いて、測定系を数式化し、周辺情報を考慮して測定値の真値を推定するアンセンテッドカルマンフィルタ１２とを含んでいる。 - 特許庁
  • An arithmetic circuit 127 calculates the target pixel data of the pixel of the HD signal, by using an estimation formula from data xi of a tap corresponding to the pixel of the HD signal extracted selectively from an SD signal by a tap-selecting circuit 121 and coefficient data Wi read, corresponding to a class code CL from the memory 134.
    演算回路１２７で、タップ選択回路１２１でＳＤ信号より選択的に取り出された、ＨＤ信号の注目画素に対応するタップのデータｘｉと、メモリ１３４よりクラスコードＣＬに対応して読み出された係数データＷiとから、推定式を使用して、ＨＤ信号の注目画素の画素データを演算する。 - 特許庁
  • Things that the generation program GP changes can be, for example, scan target regions 130, the order of addresses for scanning, a calculation of a scan result, an arithmetic process for sending back the calculated scan result to the secure module 110, a code of the scan program SP, and the position of an information processor 100 on a memory.
    生成プログラムＧＰによりランダムに変化させるのは、たとえば、スキャン対象領域１３０、スキャン対象アドレスの順序、スキャン結果演算、演算したスキャン結果をセキュアモジュール１１０に戻す演算処理、スキャンプログラムＳＰコード、情報処理装置１００のメモリ上の位置などが挙げられる。 - 特許庁
  • There were two methods in the Yoro Code, each of which delivered a total of nine questions: in the first, three questions were drawn from the "Kyushosanjutsu" with each of the remaining documents other than "Rokusho" and "Tenjutsu" providing one of the other six; in the second, three questions were drawn from "Rokusho" and the remaining six from "Tenjutsu," so that the former method tested knowledge of basic arithmetic while the latter tested knowledge of advanced mathematics.
    養老律令では方法が2通りあり、前者は『九章算術』3問と『六章』・『綴術』以外の残り6書から各1問の計9問から出題されるもの、後者は『六章』3問と『綴術』6問の計9問から出題されるもので、前者は基礎算術、後者は高等数学の知識を試した。 - Wikipedia日英京都関連文書対訳コーパス
  • The SIMD type arithmetic operation having N units of processors capable of operating in parallel, is characterized by having a means for allowing a plurality of element processors operating in parallel to encode image signal consisting of a plurality of pixels, and a means for composing a code word obtained by the means to a consecutive bit string are provided.
    Ｎ個の並列動作可能なプロセッサーを有するＳＩＭＤ型演算手段において、複数の並列に動作する要素プロセッサー夫々に複数の画素から成る画像信号の符号化を行わせる手段と、該手段で得られた符号語を連続したビット列に結合する手段を有する事を特徴とする。 - 特許庁
  • An arithmetic circuit 127 obtains the pixel data of the pixel under consideration of the HD signal from the data xi of a tap corresponding to the pixel under consideration of the HD signal selectively fetched from the SD signal in a tap selection circuit 121 and coefficient data wi read from the memory 134 with class code CL by using an estimated equation.
    演算回路１２７で、タップ選択回路１２１でＳＤ信号より選択的に取り出された、ＨＤ信号の注目画素に対応するタップのデータｘｉと、係数メモリ１３４よりクラスコードＣＬで読み出された係数データｗiとから、推定式を使用してＨＤ信号の注目画素の画素データを得る。 - 特許庁
  • An arithmetic circuit 127 operates the pixel data of the pixel under consideration of the HD signal from the data xi of the tap corresponding to the pixel under consideration of the HD signal fetched selectively from the SD signal in a tap selection circuit 121 and coefficient data Wi corresponding to the class code CL by using an estimation equation.
    演算回路１２７で、タップ選択回路１２１でＳＤ信号より選択的に取り出された、ＨＤ信号の注目画素に対応するタップのデータｘｉと、クラスコードＣＬに対応した係数データＷiとから、推定式を使用して、ＨＤ信号の注目画素の画素データを演算する。 - 特許庁
  • The spread spectrum receiver taking the timing synchronization of a received spread signal by using the matched filter is provided with the matched filter 1 without over-sampling for executing the correlation arithmetic of the received spread signal and a reference code and an interpolation device 2 for interpolating the output of the matched filter with N-fold (N is an integer ≥1) over sampling timing.
    マッチドフィルタを用いて受信拡散信号のタイミング同期をとるスペクトル拡散受信装置において、受信拡散信号と参照符号の相関演算を行なうオーバサンプルなしのマッチドフィルタ１と、前記マッチドフィルタ出力を、Ｎ倍（Ｎは１以上の整数）オーバサンプルタイミングで補間する補間装置２と、を備えることを特徴とする。 - 特許庁
  • When the controller 10 reads the target data from the HDD 30, the controller 10 takes out the CC embedded data d3, performs an XOR operation for applying the check code d2, compares and collates arithmetic result data thereof and the partial extraction data d1 of the management area 17 to check the validity of the addressing, and restores the user data.
    また、コントローラ１０は、対象データについてＨＤＤ３０からリードする際に、前記ＣＣ埋込データｄ３を取り出し、チェックコードｄ２を作用させるＸＯＲ演算を行うと共に、その演算結果データと管理エリア１７の一部抽出データｄ１とを比較・照合してアドレッシングの正当性をチェックし、ユーザデータを復元する。 - 特許庁
  • An overhead interpretation section uses a B1 byte in an overhead included in an optical signal to detect an upper limit and a lower limit of an identification point at which a transmission code error takes place, and an arithmetic section automatically calculates optimum identification point, on the basis of the upper limit and the lower limit of the identification point and sets the identification point.
    オーバーヘッド解釈部により、光信号に含まれているオーバーヘッド中のＢ１バイトを用いて、伝送符号誤りが発生する識別点の上限値および下限値を検出し、演算部により、その識別点の上限値および下限値に基づいて、自動的に最適な識別点を割り出し、その識別点を設定するものである。 - 特許庁
  • Each processor element generates data obtained by fixing a digit designated when writing a numerical value characteristic to the processor element by a binary system to '0' or '1', compares the data generated by each processor element and a numerical value designated by an instruction code simultaneously through all the processor elements, and sets the comparing result to a flag included in the arithmetic control register.
    各プロセッサエレメントにて、プロセッサエレメントに固有の数値を２進法により表記させた際の、指定された位を“０”若しくは“１”に固定させたデータを生成し、上記の各プロセッサエレメントにて生成されたデータと、命令コードにより指定された数値を全プロセッサエレメントに渡って同時に比較し、比較結果を上記演算制御レジスタに含まれるフラグに設定する。 - 特許庁
  • The device comprises a reading part 3 for reading a two-dimensional code 2 provided on a part assembled to the work 1 successively carried in a plurality of image filtering conditions and acquiring part information preliminarily assigned to the work; and an arithmetic processing part for performing the collation of work information preliminarily assigned to the work 1 with the part information of the part assembled to the work.
    順次搬送するワーク１に組み付けられた部品に設けた二次元コード２を複数の画像フィルタリング条件にて読み取り、当該部品に予め割り当てた部品情報を取得する読み取り部３を備え、また、前記ワーク１に予め割り当てたワーク情報とこのワークに組み付けた部品の前記部品情報との照合を行う演算処理部を備えた。 - 特許庁
  • Data obtained by fixing a designated digit to "0" or "1" in describing a specific value in the processor element are generated by each processor element; the data generated by the respective processor elements are simultaneously compared with values designated by an instruction code throughout all the processor elements, and the comparison result is set in a flag included in the arithmetic control register.
    各プロセッサエレメントにて、プロセッサエレメントに固有の数値を２進法により表記させた際の、指定された位を“０”若しくは“１”に固定させたデータを生成し、上記の各プロセッサエレメントにて生成されたデータと、命令コードにより指定された数値を全プロセッサエレメントに渡って同時に比較し、比較結果を上記演算制御レジスタに含まれるフラグに設定する。 - 特許庁
  • The matrix arithmetic section 23 carries out the resolution conversion in a code region by using a conversion matrix including a received coding coefficient and a resolution conversion matrix from a conversion matrix generating section 25 and supplements a supplement coefficient matrix from an information generating section 24 when the coding coefficient from the inverse quantization section 22 is less than the processing unit of the coding conversion to carry out the resolution conversion.
    行列演算部２３は、入力される符号化係数と変換行列生成部２５からの解像度変換行列を含む変換行列を用いて符号領域で解像度変換を行い、逆量子化部２２からの符号化係数が符号化変換の処理単位に不足する場合には情報生成部２４からの補填係数行列を補填して解像度変換を行う。 - 特許庁
  • In a signal processing part 14, a detected signal detected by a first or a second photoelectric sensor 9 or 10 is arithmetically processed by a logic circuit 17, an inverted detection signal with a reversed code is generated, and in a comparison part 15, the inverted detected signal is processed by adding a reference value signal output from a reference value generation part 16 so as to output an error signal by integrating errors obtained from the arithmetic result.
    第１，第２光電センサ９，１０で検出された検出信号を信号処理部１４において論理回路１７により演算処理することにより、符号を反転させた反転検出信号を生成し、比較部１５において当該反転検出信号と基準値生成部１６から出力された基準値信号とを加算処理し、演算結果により得られた誤差を積分してエラー信号として出力する。 - 特許庁
  • An arithmetic processing unit 17 executes the SDK management application program 102, requests a development application program according to the program 102 when an SKD 41 installed to a terminal device 2 has a valid license code corresponding to the license of the program 102, and acquires the development application program from an SDK platform 61 by the SDK 41 to install it to the memory 16.
    演算処理装置１７は、ＳＤＫ管理アプリケーションプログラム１０２を実行し、当該ＳＤＫ管理アプリケーションプログラム１０２のライセンスに対応する正当なライセンスコードを、端末装置２にインストールされているＳＤＫ４１が有する場合には、管理アプリケーションプログラム１０２に従って、開発アプリケーションプログラムを要求し、ＳＤＫ４１によるＳＤＫプラットホーム６１から、その開発アプリケーションプログラムを取得し記憶装置１６にインストールする。 - 特許庁
  • The data converting device for encrypting data coded by an arithmetic code comprises an encryption position extractor for uniformly distributing the arrangement of data to be encrypted in the coded data to select the data to be encrypted, an encryptor for encrypting the data selected by the encryption position extractor, and a data substitution for substituting the data encrypted by the encryptor for those selected by the encryption position extractor in the coded data body.
    算術符号で符号化されたデータを暗号化するデータ変換装置であって、符号化されたデータのうち、暗号化を行うデータの配置を一様に分布させて前記暗号化を行うデータを選択する暗号位置抽出部と、前記暗号位置抽出部により選択されたデータを暗号化する暗号化部と、前記暗号化部により暗号化されたデータを前記符号化されたデータ本体中の前記暗号位置抽出部により選択されたデータと置換するデータ置換部とを備える。 - 特許庁
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例文データの著作権について