「binary address」を含む例文一覧(65)
1 2 次へ＞- a Part a specifies the first byte of the binary address.
aaはバイナリアドレスの最初のバイトを示す。 - JM - a Parts a and b specify the first two bytes of the binary address.
aaとbはバイナリアドレスの最初の 2 バイトを示す。 - JM - Then, in a step 4, the address B is made to be a start address and a second address, for example an address having binary notation, is generated.
そして、ステップＳ４において、アドレスＢをスタートアドレスとして第２のアドレス例えばバイナリー表記のアドレスが生成される。 - 特許庁 - Class B This address type is indicated by the binary value 10 in the most significant two bits of the address.
Class B(ネットワークバイトオーダの) アドレスの上位側 2 ビットがバイナリ値で10 の場合、このアドレス種別となる。 - JM - Class C This address type is indicated by the binary value 110 in the most significant three bits of the address.
Class C(ネットワークバイトオーダの) アドレスの上位側 3 ビットがバイナリ値で110 の場合、このアドレス種別となる。 - JM - Part c is interpreted as a 16-bit value that defines the rightmost two bytes of the binary address.
cは 16 ビット値と解釈され、バイナリアドレスの右側の 2 バイトを表す。 - JM - Part b is interpreted as a 24-bit value that defines the rightmost three bytes of the binary address.
bは 24 ビット値と解釈され、バイナリアドレスの右側の 3 バイトを表す。 - JM - According to this invention, an inverted write binary address of the write address pointer is added to the read binary address of the read address pointer, and 1 is added thereto, and also the most significant bit(MSB) is destroyed to decide the number of the empty memory positions.
本発明によれば、書込アドレスポインタの反転した書込二進アドレスを読取アドレスポインタの読取二進アドレスへ加算し、１を加算し、且つ最大桁ビット (ＭＳＢ)を廃棄して空のメモリ位置の数を決定する。 - 特許庁 - When the wobble of the land is not an in-phase wobble but is of opposite phase, a gray code of the wobble is substituted with a binary address such that 0 is achieved when the gray code is converted into the binary address.
ランドのウォブルが同相ウォブルではなく逆相ウォブルである場合、ウォブルのグレーコードから２進アドレスに変換する際に０となるように置き換える。 - 特許庁 - The binary information relating to the sector address comprises zone numbers to which each sector belongs.
該セクタアドレスに関連する２値情報としては、該各セクタの属するゾーン番号を含む。 - 特許庁 - A NOR type flash memory 100 by which data are writable in either one of the multi-valued data or binary data, includes an address conversion circuit 13 for rearranging a part of address bit of the external address at the writing of the binary data.
ＮＯＲ型フラッシュメモリ１００は、多値データと二値データのいずれかでのデータ書込みが可能であり、二値データ書込み時に外部アドレスのアドレスビットの一部を並び換えるアドレス変換回路１３を備える。 - 特許庁 - An address expressed in a binary number is recorded at the address expression part included in the header in place of the time information on the BCD (Fig. 10B).
このヘッダ中のアドレス表記部分にＢＣＤの時間情報に代えてバイナリ表現のアドレスを記録する（図１０Ｂ）。 - 特許庁 - a Each of the four numeric parts specifies a byte of the address; the bytes are assigned in left-to-right order to produce the binary address.
a4 つの数字のそれぞれはアドレスの各バイトを示す。 これらのバイトは左から右の順序でバイナリアドレスに割り当てられる。 - JM - To provide a computer with new architecture which shares the same address space with a new binary and executes an old binary without any correction.
新しいアーキテクチャのコンピュータにおいて、新しいバイナリと同じアドレス空間を共有して、古いバイナリをいかなる修正を伴わずに実行する。 - 特許庁 - Tiles for defining the mark are made into three kinds of address, boundary and command and address tiles are made into two kinds corresponding to 0 and 1 of binary digits.
マークを定義するタイルをアドレス、境界、コマンドの３種類とし、アドレスタイルは２進数の０と１に対応する２種類にする。 - 特許庁 - Data word of a virtual address 1 is accumulated within the actual address position related to an output signal 110a and when the accumulated data word is adapted to the data word used through a conductor lead 205, only the output signal 110a is logical 1, gives a binary address 0001 and becomes the binary code of the virtual address 1.
積和論理を実行するために備え付けられた連想メモリのアドレス出力を符号化するための回路機構の必要性を削除または実質的に削除するために、メモリの内容は積和回路機構がアドレス出力を符号化可能なように蓄積される。 - 特許庁 - The address of the first session including the first part is made to be minute/second frames and the address of a second session including the second part is made to be a binary notation.
第１パートを含む第１セッションのアドレスが分秒フレームとされ、第２パートを含む第２セッションのアドレスがバイナリー表記とされる。 - 特許庁 - Prior to the binary information relating to the sector address, synchronous information expressed in the wobble is added.
セクタアドレスに関連する２値情報に先行して、ウォブルで表現された同期情報を付加しておく。 - 特許庁 - a The value a is interpreted as a 32-bit value that is stored directly into the binary address without any byte rearrangement.
a値aは 32 ビット値と解釈され、バイトの再配置は行われず、そのままバイナリアドレスとして格納される。 - JM - A mapping circuit 11 converting logic address from the outside to a physical address is provided, while a dividing position between a multi- region and a binary region is held in a division address register 15.
外部からの論理アドレスをメモリアレイの物理アドレスに変換するマッピング回路１１を設けると共に、分割アドレスレジスタ１５に多値領域と２値領域との分割位置を保持しておく。 - 特許庁 - The information of the writing start address of binary data and of a data size is acquired from the acquired log (S1314), and a region where the binary data are written is determined.
取得した前記ログから、バイナリデータの書込開始アドレスと、データサイズとの情報を取得し（Ｓ１３１４）、前記バイナリデータの書き込まれる領域を決定する。 - 特許庁 - Convert an IPv4 address from dotted-quad string format (for example,'123.45.67.89') to 32-bit packed binary format, as a string four characters in length.
ドット記法によるIPv4アドレス('123.45.67.89'など)を32ビットにパックしたバイナリ形式に変換し、長さ4の文字列として返します。 - Python - function converts the Internet host address cp from IPv4 numbers-and-dots notation into binary data in network byte order.
関数は、インターネットホストのアドレス cp を、IPv4 の数値とドットによる表記からネットワークバイトオーダでのバイナリ値へ変換して返す。 - JM - The method of querying a structure of compressed data comprising records stored as a forest of binary includes the step of generating an instruction set allowing a specific data value with a binary tree to be retrieved, given input of an address in memory that identifies the binary tree.
２値の森として記憶されたレコードを備えている圧縮データの構造を問い合わせする方法は、２分木を識別するメモリのアドレスの入力を与えることにより、２分木を有する特定のデータ値を検索させる命令セットを生成する段階を含む。 - 特許庁 - When recording and reproducing an information signal in response to a request from a host device, the address conversion of the first address defined by time-axis information and the second address defined by continuous binary digits is performed reciprocally (S82).
ホスト装置からの要求に応じて情報信号の記録再生を行うに際して、時間軸情報で定義された第１のアドレス、及び連続した２進数で定義された第２のアドレスを、相互にアドレス変換する（Ｓ８２）。 - 特許庁 - As these address regions are fixedly decided, the binary mode memory cell and the multi-valued-mode memory cell can be optimized individually.
これらのアドレス領域が固定的に定められるため、２値モードメモリセルおよび多値モードメモリセルを、それぞれ個々に最適化することができる。 - 特許庁 - To provide a data recording medium which has time information of an existing recording medium as well as an address expressed in a binary number and is adaptive to high capacity.
既存の記録媒体の時間情報を有すると共に、２進数で表現されたアドレスも有し、高容量化に対応する。 - 特許庁 - A binary signal corresponding to data recorded on the recording surface of an optical disk is prepared from a signal based on reflected light from the recording surface of the optical disk, address data are decoded from the binary signal, and a rotation position of the optical disk is acquired as a rotation reference position when a particular address is decoded.
光ディスクの記録面からの反射光に基づく信号から、光ディスクの記録面に記録されたデータに相当する２値化信号を作成し、２値化信号からアドレスデータを復号し、特定アドレスを復号したとき、光ディスクの回転位置を回転基準位置として取得する。 - 特許庁 - Different from a conventional binary tree method where an object address is checked in the unit of 1 bit, an M-branch tree structure is used where the object address is checked in the unit of N-bits (N>1) to reduce the number of access times to a retrieval table.
従来の目的アドレスを１ビット単位で検査する２分木の方法とは相違して、Ｎビット単位（Ｎ＞１）で検査するＭ分木の構造を用いて、検索テーブルのアクセス回数を低減する。 - 特許庁 - When data transmitted from a host H is written, the page address control unit of a controller 2 refers to a block management table to check which of a binary value or a multi-value a writing block becomes, and to perform address control.
ホストＨから送信されたデータを書き込む際、コントローラ２のページアドアドレス制御部は、ブロック管理テーブルを参照し、書き込むブロックが２値／多値のいずれになるかを確認し、アドレス制御を行う。 - 特許庁 - By a first time shuffling, original data T [] for a page size are copied from consecutive positions to a temporary area t1 [] in a bit reverse order of binary address notation (S6).
１回目のシャフリングで、ページサイズ分の原データＴ［］を２進アドレス表記のビット逆順で連続する位置からテンポラリ領域ｔ１［］にコピーする（Ｓ６）。 - 特許庁 - In addition, since the ±VP voltage is applied between a control gate and the well of an MFMIS-type transistor of the address 11, binary data are written in the MFMIS-type transistor of the address 11.
これにより、アドレス１１が指定されると共に、アドレス１１のＭＦＭＩＳ型トランジスタの制御ゲート・ウエル間に±Ｖ_p の電圧が印加されるので、アドレス１１のＭＦＭＩＳ型トランジスタに２値データが書き込まれる。 - 特許庁 - To reduce the area of a mask ROM, by providing a mechanism which can output both binary logical values from one memory cell, according to the address region and enabling one memory block to be shared in two address region.
１つのメモリセルからアドレス領域に応じて２値の両論理値が出力できる機構を設け、一つのメモリブロックが２つのアドレス領域で共有できるようにし、マスクＲＯＭの面積を低減すること。 - 特許庁 - When write error (a write failure) occurs in writing data, especially data with a long data length, to a write once binary EF (elementary file), a defective area is found by using a previous write start address and a write ending address stored inside, and a write binary command is received again.
１回だけデータの書込みが許可されたバイナリＥＦに対して特にデータ長の長いデータを書込む際に書込み異常（書込み失敗）が発生した場合、内部に記録した前回の書込み先頭アドレスおよび書込み最終アドレスを利用することで、書込み失敗している領域を見付け出し、再度ライトバイナリコマンドを受付ける。 - 特許庁 - In the information recording apparatus 1, a sector address is added to the user data of a sector unit, these data being binary data are converted to multi-level data, data recording is performed for an optical disk D so as to add data for detecting an address being multi-level data for detecting the sector address.
情報記録装置１は、セクター単位のユーザーデータにセクターアドレスを付加し、２値データであるこれらのデータを多値データに変換して、セクターアドレスを検出するための多値データであるアドレス検出用データを付加するように、光ディスクＤに対してデータ記録を行なう。 - 特許庁 - This device is constituted so that an address for block selection selecting plural blocks of a cell array 1 alternatively and successively is generated using a binary counter 14 being cascade-connected conforming to an address for block selection for a single test.
この発明は、単一のテスト用のブロック選択用アドレスにしたがって、縦続接続されたバイナリカウンタ１４を用いてセルアレイ１の複数のブロックを択一的に順次選択するブロック選択用アドレスを生成するように構成される。 - 特許庁 - An operating voltage supply line GL1 in the first row is applied with either +VP or -VP response to binary data, while an operating voltage supply line GL2 in the second row is grounded, thereby specifying an address 11.
１列目の動作電圧供給線ＧＬ_1 に２値データに対応して＋Ｖ_p 又は−Ｖ_p を印加する一方、２列目の動作電圧供給線ＧＬ_2 は接地する。 - 特許庁 - Then, an image file is generated from the binary compressed data and transmitted to the designated electronic mail address of the destination (S9).
送信元では能力応答メッセージを受けるとイメージデータから送信先の能力に合せた画像ファイルを生成しこれを電子メールデータに変換して再度送信する。 - 特許庁 - The feature extraction part 106 has a function for outputting low accuracy multi-valued reduced data for recognizing an address area and high accuracy binary data for recognizing an address and an adjacent processing part for entering and temporarily storing the end part pixel data of adjacent strips.
特徴抽出部１０６は宛名領域を低精細多値縮小データと宛名を認識するための高精細２値データを出力する機能と、隣接短冊の端部画素データを取り込んで一時記憶する隣接処理部を有している。 - 特許庁 - In the memory of the data processor 31, the binary information is successively stored in an address A=w×y+x+F (w is the number of cells per line of a data region, and F is an offset address) corresponding to coordinates (x, y) of the data region.
データ処理装置３１のメモリにおいて、データ領域の座標（ｘ，ｙ）に対応したアドレスＡ＝ｗ×ｙ＋ｘ＋Ｆ（但し、ｗはデータ領域の１行当たりのセル数、Ｆはオフセットアドレス）に、順次、その２値化情報が記憶される。 - 特許庁 - When continuity of address data contained in the data already recorded on a recording medium is checked, check of continuity is carried out with binary of address data contained in the first buffer in which recorded data is stored and the address data contained in the data already recorded on the above recording medium.
記録媒体に既に記録されているデータ内に含まれるアドレスデータの連続性を確認する際に、記録済みのデータが格納されている第１のバッファ内に含まれるアドレスデータと、前記記録媒体に既に記録されているデータ内に含まれるアドレスデータの２値をもって、連続性の確認を実施する。 - 特許庁 - On the other hand, a binary/multivalued selector 7 and a binary type flash sequencer 6a and a multivalued type flash sequencer 6b included in a flash interface 6 are functioned on the basis of the integrated physical address and the management data and the user data are transmitted/received by distributing these data to the memory 2 and the memories 31 to 33.
その一方、統合物理アドレスに基づいて、２値／多値セレクタ７、フラッシュインターフェース６の有する２値型フラッシュシーケンサ６ａ及び多値型フラッシュシーケンサ６ｂが機能し、２値型フラッシュメモリ２と多値型フラッシュメモリ３１〜３３に振り分けて管理データとユーザデータの授受が行われる。 - 特許庁 - Address regions constituting respectively a binary mode memory cell in which one memory cell stores data of one bit and a multi-valued mode memory cell in which one memory cell stores multi-bit data are fixedly decided.
１つのメモリセルが１ビットのデータを記憶する２値モードメモリセルと１つのメモリセルが多ビットデータを記憶する多値モードメモリセルを、それぞれ構成するアドレス領域を固定的に定める。 - 特許庁 - This FIFO memory device is provided with plural pieces of memory positions having sequential binary addresses, a write address pointer for sequentially making access to the memory positions for writing the data, and a read address pointer for sequentially making access to the memory positions for reading the data.
本ＦＩＦＯメモリ装置は逐次的な二進アドレスを持っている複数個のメモリ位置と、データを書込むためにメモリ位置へ逐次的にアクセスするための書込アドレスポインタと、データを読取るためにメモリ位置へ逐次的にアクセスするための読取アドレスポインタとを有している。 - 特許庁 - A first binary image value is outputted if the image address does not match the defect image address of each original image, otherwise the difference value is analyzed for '1' or '0' and the timing for outputting the first or second image data is determined.
この画像アドレスが元の各画像の欠陥画像アドレスと一致しないときは第１の二値画像値が出力され、アドレスが等しいときは差値が「１」または「０」に対して解析されて第１または第２の画像データがいつ出力されるべきかを決定する。 - 特許庁 - When an IP address Ag decimally expressed for the unit of 8 bits and a number Ss of subnetworks connected to an object node are inputted to an input means 1, the IP address Ag is converted to 32 bit binary data Ab by a bit image converting means 2.
８ビット単位に１０進数表現したＩＰアドレスＡｇと対象ノードに接続されたサブネットワークの数Ｓｓとを入力手段１に入力すると、ＩＰアドレスＡｇが、ビットイメージ変換手段２によって３２ビットのバイナリデータＡｂに変換される。 - 特許庁 - A logic circuit 15 is constituted of a circuit delaying the address by the prescribed fixed time when an address is inputted, a circuit outputting a selection signal being a binary level signal, and a circuit outputting a signal inputted from the address generating circuit 10 or a signal inputted from a pipeline circuit in accordance with a value of a selection signal.
論理回路１５は、アドレスが入力されると、該アドレスを予め決められた一定時間だけ遅延させる回路と、２値レベル信号である選択信号を出力する回路と、選択信号の値に応じてアドレス発生回路１０から入力された信号またはパイプライン回路から入力された信号を出力する回路とから構成されている。 - 特許庁 - A CondTerm creation unit 170 creates a conditional flag based on the decoding result of a CABAC (Context-Adaptive Binary Arithmetic Coding) decoding unit 160, and overwrites it on the address X of the peripheral macro block information holding unit 120.
ＣｏｎｄＴｅｒｍ生成部１７０は、ＣＡＢＡＣ復号部１６０による復号結果に基づいて条件フラグを生成して、周辺マクロブロック情報保持部１２０のアドレスＸに上書きする。 - 特許庁 - LOADING METHOD OF CONSTANT TO STORAGE PLACE, LOADING METHOD OF CONSTANT TO ADDRESS STORAGE PLACE, LOADING METHOD OF CONSTANT TO REGISTER, DECIDING METHOD OF NUMBER OF CODE BIT, NORMALIZING METHOD OF BINARY NUMBER AND INSTRUCTION IN COMPUTER SYSTEM
記憶場所への定数のロード方法、宛先記憶場所への定数のロード方法、レジスタへの定数のロード方法、符号ビット数の決定方法、２進数の正規化方法、及びコンピュータシステム内の命令 - 特許庁 - Wobble signals of the prescribed track are read from an optical disk 11, amplitudes of phase detected signals obtained by conducting a phase detection process are compared with a prescribed threshold value to realize binary signals to reproduce address information.
光ディスク１１から所定のトラックのウォブル信号を読み取り、位相検波処理を施して得られた位相検波信号の振幅を所定の閾値と比較して２値化し、アドレス情報を再生する。 - 特許庁
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