「binary operation」を含む例文一覧(135)

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  • The memory element has a memory cell (202) electrically-communicating with a node (A), when first voltage is applied to the memory cell, the memory element is operated so as to indicate a binary value concerning data stored in the memory cell during read-out operation.
    メモリ素子は、ノード（Ａ）と電気通信するメモリセル（２０２）を有し、第１の電圧がメモリセルに印加されたとき、読出し動作中にメモリセルに記憶されたデータと関連した２進値を示すように動作する。 - 特許庁
  • In a printer controller (printer control device) 20, a CPU 4 develops the image data from a host computer 1 in first resolving power as binary image data to store the image data in an RAM 6 and allows a video DMA controller 7 to start DMA operation.
    プリンタコントローラ（プリンタ制御装置）２０において、ホストコンピュータ１からの画像データをＣＰＵ４が第１の解像度で２値のイメージデータとして展開してＲＡＭ６に記憶し、ビデオＤＭＡコントローラ７にＤＭＡ動作を開始させる。 - 特許庁
  • Charge alarm output from two alternators and comparison information of a voltage at the output voltage terminal and a voltage reference value are inputted and a simple logical operation is performed to obtain a binary output simply indicative of normality and failure.
    ２個のオルタネータの充電警報出力および出力電圧端子の電圧を電圧基準値と比較した情報を入力として、簡単な論理演算を行い、単純に正常および故障を表示する二値出力を得る。 - 特許庁
  • To improve convenience of a device by realizing a flash memory and the like capable of being selectively operated in a binary mode or a quaternary mode, performing high speed access and reducing chip size is reduced thereby increasing the operation speed of a flash file system and the like including the memory.
    選択的に２値又は４値モードで動作することができ、高速アクセスが可能で、チップサイズの縮小を図ったフラッシュメモリ等を実現して、これを含むフラッシュファイルシステム等の高速化を図り、その利便性を高める。 - 特許庁
  • When determined that the change of the moving direction occurs, binary smoothing processing using a positioned position determined by the positioning operation and an estimation navigation position determined by estimation navigation is performed and the output position of this time is determined.
    また、移動方向の変化が有りと判定された場合は、測位演算により求められた測位位置と、推測航法により求められた推測航法位置とを用いた２値平滑化処理が行われて、今回の出力位置が決定される。 - 特許庁
  • An error rate of a binary signal S3 is obtained by an ECC processing section 4, supplied to an error rate monitor processing section 5, when an error rate is small, the signal S2 is suppled to the comparator 1 through a changeover switch 6 and a reference voltage generator 3 (operation of auto-slice function).
    ２値信号Ｓ３は、ＥＣＣ処理部４でエラーレートを求めエラーレート監視処理部５に供給され、エラーレート小の場合、信号Ｓ２を切換スイッチ６、基準電圧ジェネレータ３を介しコンパレータ１に供給される（オートスライス機能の動作）。 - 特許庁
  • To provide a heptadecial number system using three primary colors of light color since processing speed of a present digital operation of a binary number system of "1", "0" using square wave basically depends on a frequency of a CPU and since the processing speed is becoming a saturated state.
    現在の方形波を利用した、「１」「０」の２進法のディジタル演算は基本的にＣＰＵの周波数に処理速度を依存し、現在、処理速度は飽和状態になりつつあるので、光色の３原色を利用し７進法を提供する。 - 特許庁
  • (See section5.3 for the syntax definitions for the last three symbols.)An augmented assignment evaluates the target (which, unlike normalassignment statements, cannot be an unpacking) and the expression list, performs the binary operation specific to the type of assignment on the two operands, and assigns the result to the originaltarget.
    累算代入文は、ターゲット (通常の代入文と違って、アンパックは起こりません) と式リストを評価し、それら二つの被演算子間で特定の累算代入型の二項演算を行い、結果をもとのターゲットに代入します。 - Python
  • According to this, mismatching of a unit for attaining a required purpose for image quality in image processing with an area on recording operation, and a purpose on image recording intended by the pattern for binary data generation can be satisfactory attained.
    これにより、画像処理における所要の画質上の目的を実現する単位と記録動作上の領域との不一致を回避し、２値データ生成のためのパターンが意図している画像記録上の目的を良好に実現することができる。 - 特許庁
  • The external output means of the slot machine 1 comprises a plurality of condition device operation discrimination means 131, 132 and 133 for discriminating the operation of condition devices which make respective game combinations effective; and an encoding means 136 for converting data to binary-encoded output data of a prescribed number of bits by using table data based on the result of the discrimination.
    スロットマシン（１）の外部出力手段において、それぞれの遊技役を有効にする条件装置の作動を判別する複数の条件装置作動判別手段（１３１、１３２、１３３）と、これらの判別結果に基づいて所定ビット数のバイナリコード形式の出力データにテーブル変換するコード化手段（１３６）とを備える。 - 特許庁
  • The regulator of an alternator is equipped with a power drive circuit 75 which controls a power circuit 74 into operation state or nonoperation state, and the power drive circuit 75 puts the power circuit 74 in operation state for only a specified period being regulated by the time constant of a CR circuit 758 from the edge of the pulse signal being obtained by binary-coding the voltage generated by phase winding 31 and 32.
    オルタネータのレギュレータは、電源回路７４を動作状態又は非動作状態に制御する電源駆動回路７５とを備え、電源駆動回路７５は、相巻線３１，３２の発電電圧を二値化して得たパルス信号のエッジからＣＲ回路７５８の時定数で規定される所定期間だけ電源回路７４を動作状態とする。 - 特許庁
  • In a matrix part 102 of an encoder matrix circuit, dynamic operation lines 8 to 10 are charged from a power supply line to be a high level in a reset period, and binary code signals D0 to D2 are outputted by being potential to be decided according to whether discharge operation lines 11 to 13 are discharged on the basis of logic of switch control signals 22 to 28 in a code output period.
    エンコーダマトリックス回路のマトリックス部１０２では、ダイナミック動作ライン８〜１０が、リセット期間に、電源ラインから充電されてハイレベルになり、コード出力期間に、スイッチ制御信号２２〜２８の論理に基づいてディスチャージ動作ライン１１〜１３に放電するか否かで決定される電位になることで、バイナリーコード信号Ｄ０〜Ｄ２を出力する。 - 特許庁
  • If one among the list display is designated through operation, the designated image is binarized and the thumbnail images inside the remaining image files for the recording medium or the semiconductor memory are binarized, binary images are compared each other, and the image similar is searched.
    その一覧表示の中のいずれかが操作により指定されたら指定画像を２値化するとともに、記録媒体内あるいは半導体メモリ内の残りの画像ファイル内のサムネイル画像を２値化して２値画像どうしを比較して類似画像の検索を行なう。 - 特許庁
  • The energy dispersal circuit which generates a pseudo random binary sequence (PRBS) and executes an exclusive-OR (XOR) operation with respect to a data signal, includes a register value calculator for calculating a register value of a shift register 203 on the basis of inputted data and a packet number.
    ＰＲＢＳ（擬似ランダム符号系列）を生成しデータ信号とビット単位でＸＯＲ（排他的論理和）演算を行うエネルギー拡散回路において、入力されたデータ、パケット番号を基にシフトレジスタ部２０３のレジスタ値を算出するレジスタ値算出部を備える。 - 特許庁
  • To reduce a network transfer amount down to an amount necessary and sufficient to a display request of a decoding device when transmitting encoded data corresponding to a binary image included in a structured document in accordance with an interactive operation (panning and zooming) to an image of the decoding device.
    復号化装置の画像に対するインタラクティブな操作（パンやズーム）に応じて構造化文書に含まれる２値画像に対応する符号データを送信する際に、ネットワーク転送量を復号化装置の表示要求に必要十分なまでに削減する。 - 特許庁
  • The binary refrigerating cycle device further includes an intermediate heat exchanger for exchanging heat between the operation refrigerants of the primary side refrigerating cycle and the secondary side refrigerating cycle and the electric part box storing a heat generating electric part for operating the primary side refrigerating cycle and the secondary side refrigerating cycle.
    さらに、一次側冷凍サイクルと二次側冷凍サイクルの作動冷媒を熱交換させるための中間熱交換器と一次側冷凍サイクル及び二次側冷凍サイクルを運転するための発熱する電気部品を収納する電気部品箱が設けられている。 - 特許庁
  • When an analyst indicates the clusters of plotting points on the binary scattering drawing (or ternary scattering drawing) displayed on a phase analyzing screen by encircling lines a, b and c different in color using mouse operation or the like, the plotting points contained within the respective encircling lines are altered to the same colors as the encircling lines (a).
    相解析画面上に表示された２元散布図（又は３元散布図）上で、分析者がマウス操作等によりプロット点の集まり（クラスター）を異なる色の囲み線ａ、ｂ、ｃで指定すると、各囲み線内に含まれるプロット点は囲み線と同色に変更される（ａ）。 - 特許庁
  • The binary coded image data are superposed (refer to Step S2), the area rate and direction of the superposed part of the superposed image D3 are appropriately set, and logical operation processes such as AND, EX-OR and OR are executed to make one set of superposed image data (refer to Step S3).
    ２値化処理した画像データを重ね合わせ（ステップＳ２参照）、重ね合わせた画像Ｄ３の重ね合わせの面積比率や重ね合わせ方向を適宜設定して、ＡＮＤ、ＥＸ−ＯＲ、ＯＲ等の適宜な論理演算処理を行なって１枚の重ね合わせ画像データにする（ステップＳ３参照）。 - 特許庁
  • During operation, the "brick" transforms binary field data and/or analog field data that have been received into digital signals, and transmits the digital signals, in terms of synchronization basis to IEDs related of their "bricks", by using clock signals supplied to individual bricks by respective IEDs.
    動作中、ブリックは受信された２値フィールドデータおよび／またはアナログフィールドデータをデジタル信号に変換し、各ＩＥＤによって個々のブリックに供給されるクロック信号を使用することにより、当該デジタル信号をそれらのブリックの関連するＩＥＤに同期的に送信する。 - 特許庁
  • The pulse generator generates a number of pulses set by: counting a time base clock 1 with a binary counter 2 of such a bit count that a required resolution can be obtained; carrying out logic operation from count position information in one cycle; and computing a proper pulse generation position.
    この改善策として、基準発振クロックを必要な分解能が得られるビット数の２進カウンタでカウントし、１サイクル中のカウント位置情報から論理演算し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁
  • The circuit change is performed by giving the structure data to an input inversion portion by a programmable NOT gate for an N-operation, a fundamental circuit where a two input NAND gate or a two input OR gate is a tree structure of a binary tree and is connected by installing the programmable NOT gate between respective connection lines, and an output inversion portion by the programmable NOT gate for the N-operation.
    この回路変更は、Ｎ操作のためのプログラマブルＮＯＴゲートによる入力反転部と、２入力ＮＡＮＤゲートまたは２入力ＯＲゲートが、二分木の木構造で、それぞれの接続線の間にプログラマブルＮＯＴゲートを介在させて接続された基本回路と、Ｎ操作のためのプログラマブルＮＯＴゲートによる出力反転部とに、構成データを与えることにより行う。 - 特許庁
  • Thus, the analog Doppler signal is converted into a digital signal (binary signal) with the comparator 9, so that the power consumption can be reduced because the A/D conversion is not required to be performed by the detecting circuit 8, and the reduction of the power consumption allows continuous operation, thereby keeping the detection performance.
    而して、コンパレータ９によってアナログのドップラー信号をディジタル信号（２値信号）に変換しているため、検知回路８でＡ／Ｄ変換を行う必要がないから消費電力が低減でき、しかも、消費電力を低減したことで連続動作が可能となって検出性能を維持することができる。 - 特許庁
  • In this waveform shaping circuit, an output voltage waveform of the photocoupler PC1 reflecting an energizing voltage waveform of the branch wiring BL1 is shaped by utilizing charging and discharging operations of the capacitor C1, and an output signal of the reset circuit 16 output to a microcomputer 12 is converted into a binary signal corresponding to the switching operation.
    この波形整形回路は、分岐配線ＢＬ１の通電電圧波形が反映されるフォトカプラＰＣ１の出力電圧波形をコンデンサＣ１の充放電動作を利用して整形し、マイコン１２に出力するリセット回路１６の出力信号をスイッチ操作に応じた２値信号に変換する。 - 特許庁
  • The receiving unit has: a termination resistor connected among N signal lines; the N-1 differential comparison units for comparing binary signals transmitted between two signal lines of mutually different combinations of N signal lines; and a second operation means for obtaining an input digital signal from an output signal of the N-1 differential comparison units.
    受信部は、Ｎ本の信号線間に接続される終端抵抗と、Ｎ本の信号線の、互いに異なる組み合わせの２信号線間を伝送される２値信号を比較する（Ｎ−１）個の差動比較部と、（Ｎ−１）個の差動比較部の出力信号から入力デジタル信号を得る第２の演算手段とを備える。 - 特許庁
  • To provide a data symbol mapping and spreading equipment for a mobile communication system that can improve the efficiency of the mobile communication system by handling a data symbol mapping and spreading process in binary operation instead of complex number operation when performing QPSK (Quadrature Phase Shift Keying) modulation in a mobile communication time division duplex mode TDD (Time Division Duplex).
    移動通信時分割多重接続（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ；ＴＤＤ）モードでＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調を行うとき、データシンボルマッピング（ｄａｔａ ｓｙｍｂｏｌ ｍａｐｐｉｎｇ）及び拡散（ｓｐｒｅａｄｉｎｇ）過程を複素数（ｃｏｍｐｌｅｘ ｎｕｍｂｅｒ）演算の代わりに二進演算により処理することで、移動通信システムの効率性を向上し得る移動通信システムのデータシンボルマッピング及び拡散装置を提供しようとする。 - 特許庁
  • An operation unit 4 calculates a deviation between a preset desired value and detection values of voltage and current after AD conversion from the power circuit 1 to be controlled, a positive-negative discrimination of binary data of the deviation thus calculated is made by the bit check unit 5, and a bit position of the most significant digit with "1" or "0" as effective data is checked.
    予め設定された目標値と制御対象となる電源回路１からのＡＤ変換後の電圧や電流の検出値との偏差を演算部４で算出し、ビット確認部５でこの算出した偏差の２進数データの正負判定を行うとともに、その有効データとして“１”もしくは“０”が存在する最上位１桁のビット位置を確認する。 - 特許庁
  • The analog/digital conversion circuit as an embodiment of the present invention can be made small in area and power consumption by connecting output terminals of a plurality of stages of amplification sections and reducing offset variance by performing averaging processing by majority-logic operation in a stage where conversion to a binary signal is performed.
    本実施形態に係るアナログ／デジタル変換回路によれば、複数段の増幅部の各段において出力端子同士を平均化用抵抗素子により接続するとともに、２値信号に変換された段階で多数決論理演算による平均化処理を行うことによりオフセットばらつきを低減し、回路の小面積化と低消費電力化を実現できる。 - 特許庁
  • The optical axis adjusting element 10 is equipped with a binary blaze grating 11 and its diffraction efficiency is properly designed corresponding to the actual oscillated wavelength of the laser light source in operation, its step height h is (650+α)/(n-1) and the blaze height H is 5×(780+α)/(n-1), where α is 2 to 8 nm.
    光軸調整素子１０はバイナリブレーズ格子１１を備え、その回折効率は、動作時におけるレーザ光源の実際の発振波長に対応させて最適設計したものであり、αを２ｎｍ〜８ｎｍの範囲内の値とすると、その段差高さｈは（６５０＋α）／（ｎ−１）であり、ブレーズ高さＨは５×（７８０＋α）／（ｎ−１）である。 - 特許庁
  • The image processing apparatus attains proper sharpness adjustment depending on variations in the combination by setting an MTF filter coefficient to a character image for varying edge emphasis to an MTF filter processing 202 and setting a threshold value selected by a user operation among variable threshold values for binary (gradation processing) processing without losing the resolution to an error spread processing 204.
    文字画像の場合、ＭＴＦフィルタ処理２０２にエッジ強調度を可変するＭＴＦフィルタ係数、又誤差拡散処理２０４に解像度を損なうことのない２値化（階調処理）処理用の可変閾値からユーザー操作により選択された値を設定し、組み合わせのバリエーションによって適正なシャープネス調整を可能とする。 - 特許庁
  • A method for reading out data stored in the memory cell includes applying boosted voltage to the node (A) electrically-communicating with the memory cell, this boosted voltage is higher than the power source voltage, further, this method includes detecting a current relating to the memory cell to indicate a binary value relating to data stored in the memory cell during read-out operation.
    メモリセルに記憶されたデータを読出すための方法は、メモリセルと電気通信するノード（Ａ）に昇圧された電圧を印加することを含み、この昇圧された電圧は電源電圧よりも高く、この方法はさらに、読出し動作中にメモリセルに記憶されたデータと関連した２進値を示すためにメモリセルと関連した電流を検知することを含む。 - 特許庁
  • A color space conversion section 32 comprises; a DLUT 44A being a multi-value mode use three-dimensional lookup table; a binary mode use three-dimensional lookup table DLUT 44B; and a selector 42 to select the DLUT 44A or DLUT 44B according to output form data 40 denoting an output form set by a user's operation or the like.
    色空間変換部３２は、多値モード用の３次元ルックアップテーブルであるＤＬＵＴ４４Ａと２値モード用の３次元ルックアップテーブルであるＤＬＵＴ４４Ｂ、及びユーザの操作等により設定された出力形式を示す出力形式データ４０に応じてＤＬＵＴ４４Ａ又はＤＬＵＴ４４Ｂに切り替えるためのセレクタ４２で構成されている。 - 特許庁
  • A multi-gradation image photographed by a television camera Cam is binarized by an operation part 11 having a CPU 12, only a necessary area is extracted from the binary image by mask processing, histogram calculation processing and histogram analysis processing are successively executed to detect the terminal part of a linear part of a track Tr photographed on the multi-gradation image or the position of an obstacle.
    テレビカメラＣａｍによって撮影された多階調画像をＣＰＵ１２を有する演算部１１によって二値化し、マスク処理によってこの二値化画像から必要な領域のみを抽出し、続けてヒストグラム算出処理、ヒストグラム解析処理を行って前記多階調画像に撮影された軌道Ｔｒの直線部分の終端部又は障害物の位置を検出する。 - 特許庁
  • For performing a product sum arithmetic operation for adding third data to the product of first data and second data, the first data and the second data are multiplied by a floating point multiplier 114, and a binary digit string for expressing a mantissa part in a multiplication result is divided into a string for expressing a superordinate digit in the mantissa part and a string for expressing a subordinate digit in the mantissa part.
    第一のデータと第二のデータとの積へ第三のデータを加算する積和演算を実行するために、浮動小数点乗算器１１４に第一のデータと第二のデータとの乗算を行なわせ、その乗算結果における仮数部を表現するビット列を該仮数部における上位の桁を表現するものと該仮数部における下位の桁を表現するものとに分割する。 - 特許庁
  • To provide an image processor which automatically and accurately determines a reading mode (color mode, gray mode and binary mode) without a user's operation even at a low resolution, reads images at high image quality and a high speed even in a continuously readable scanner, and changes the reading mode for each reading page without pre-scanning, an image processing method and image processing programs.
    ユーザの手を煩わすことなく自動的に読取モード（カラーモード、グレーモード及び二値モード）を低解像度でも高精度に判断することができ、その結果、連続的に読取可能なスキャナにおいても高画質で高速な読取を行うことや、プレスキャン等を行わずに読取モードを読取ページ毎に変更すること等ができる画像処理装置、画像処理方法および画像処理プログラムを提供することを課題とする。 - 特許庁
  • A threshold element circuit is applied to the reconstructable integrated circuit, makes configuration data constituting logical function multivalued multibit representation of a binary variable, reduces the number of threshold elements by using differential operation about an input state, and has, that is, a terminal connected to an electric potential whose value is fixed during performing function in an input terminal of a threshold element circuit of a second stage.
    再構成可能集積回路に適用されるしきい素子回路について、論理関数機能を構成する構成データを２値変数の多ビット表現によって多値化し、また、入力状態に関する差分演算機能を用いることによって、しきい素子数を低減する回路であり、つまり、２段目のしきい素子回路の入力端子に、関数機能を実行する期間中に値が固定されている電位に接続される端子を有する回路である。 - 特許庁
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