「buffer switch」を含む例文一覧(341)
＜前へ 1 2 3 4 5 6 7 次へ＞- When a free capacity of a buffer memory in a frame output destination port is larger than a predetermined value, path change of a frame is executed by a crossbar switch.
フレーム出力先ポートのバッファメモリの空き容量が所定の値より多い場合は、クロスバスイッチによりフレームの経路変更を実行する。 - 特許庁 - By inserting the level shift circuit 3 between the driving power supply [V+] and a switch buffer 5, the lowest value [V+]-[V-] of the driving voltage of the circuit is lowered.
レベルシフト回路３を、駆動電源［Ｖ＋］とスイッチバッファ５の間に挿入することで、回路の駆動電圧の下限値［Ｖ＋］−［Ｖ−］を下げる。 - 特許庁 - Signals stored in the track buffer 3 are passed through the stream switch 9 to a demultiplexer 10, loaded to a decoder for each of data and individually outputted.
トラックバッファ３に蓄えた信号はストリームスイッチ９を経てデマルチプレクサ１０に至り、各データ毎にデコーダにかけられ、各々出力する。 - 特許庁 - After the data stored in the buffer memories 120 and 121 are superimposed upon another by means of an OR circuit 122, the superimposed data are selected on the (2) side of a switch 123 and are printed out.
バッファメモリ１２０、１２１の各データは論理和回路１２２で重ね合わされた後、スイッチ１２３の（２）側で選択され、プリントアウトされる。 - 特許庁 - A buffer circuit group 11a on the clock tree network includes a transmission control circuit GCB for controlling application/shut off of a clock signal CLK to the buffer circuit group 11a, and switch circuits TR3, TR4 for interrupting the connection between the buffer circuit group 11a and power supplies VDD, Vss when the transmission control circuit GCB interrupts the clock signal CLK.
バッファ回路群１１ａへのクロック信号ＣＬＫの供給と遮断を制御する伝達制御回路ＧＣＢと、伝達制御回路ＧＣＢでクロック信号ＣＬＫを遮断するとき、バッファ回路群１１ａと電源ＶDD，Ｖssとの接続を遮断するスイッチ回路Ｔr3，Ｔr4とを備えた。 - 特許庁 - To provide a common buffer shaped switch structuring means which can reduce a reading time interval from a logical queue for every output direction or quality class structured in the common buffer and can deal with a high speed line.
共通バッファ内に構成された出力方路毎や品質クラス毎の論理キューからの読み出し時間間隔を短縮して高速回線に対応可能な共通バッファ形スイッチ構成手段を提供する。 - 特許庁 - The semiconductor device is formed on the semiconductor 100 wafer and has the output buffer 23, the input buffer 29, a switch 26, and a first transmission path 25 and a second transmission path 27 provided in a scribe region 20.
本発明による半導体装置は、半導体ウエハ１００上に形成され、出力バッファ２３、入力バッファ２９、スイッチ２６、スクライブ領域２０に設けられた第１伝送路２５及び第２伝送路２７を具備する。 - 特許庁 - To provide a network switch and a back pressure control method that can realize communication of high quality without increasing the buffer size of an output buffer even in a state of connection to a high-speed network.
高速なネットワークに接続された状況であっても出力バッファのバッファサイズを増やすことなく、高品質な通信を実現することができるネットワークスイッチおよびバックプレッシャ制御方法を提供すること。 - 特許庁 - A first buffer analyzer 3 receives attribute information (a) on a video signal A from a stream buffer (A) 1 to determine an encoded picture type after correction and a generated encoding amount after correction for a switch terminating processing.
第１バッファ分析器３は、ストリームバッファ（Ａ）１から映像信号Ａの属性情報ａを受け取り、切替終端処置のための修正後の符号化ピクチャタイプおよび修正後の発生符号量を決定する。 - 特許庁 - The controller 14 recognizes the external connection terminal, switches a switch part 12 from the function block position data of the slave protocol table and connects the pertinent buffer of a bidirectional buffer part 10 and the certain internal circuit of a function block 6.
コントローラ１４は、その外部接続端子を認識し、スレーブプロトコルテーブルの機能ブロック位置データからスイッチ部１２を切り替え、双方向バッファ部１０の該当バッファと機能ブロック６のある内部回路とを接続する。 - 特許庁 - The data processor is provided with a task execution part 100, a task execution part 101, a buffer 102, a buffer 103, a selector 104, a dynamic reconfiguration circuit 105, a task switch decision part 106, and a task switching execution part 107.
データ処理装置は、タスク実行部１００、タスク実行部１０１、バッファ１０２、バッファ１０３、セレクタ１０４、動的再構成回路１０５、タスク切り替え決定部１０６、タスク切り替え実行部１０７を備える。 - 特許庁 - A bias current flowing through an interstage buffer 40, as indicated by numerals 104 and 106, flows in a power-V via a delay line 10, a delay input buffer 24, a cross point switch 14, an input amplifier 20 and a resistor R1.
符号１０４，１０６で示されるように、段間バッファ４０を流れるバイアス電流が、遅延線１０、遅延入力バッファ２４、クロスポイントスイッチ１４、入力アンプ２０、抵抗Ｒ１を介して電源−Ｖに流れ込む。 - 特許庁 - A timer circuit refers to a switch table storing destination information corresponding to the channel numbers, reads the short packet signals having the same destination A successively from the buffer circuit, and transmits the signals to the multiplexed buffer circuit to store the signals.
タイマー回路はチャネル番号に対応した宛先情報が蓄積されているスイッチ・テーブルを参照し、同じ宛先Ａであるショートパケット信号をバッファ回路から順次読み出し多重バッファ回路に送り蓄積する。 - 特許庁 - When a new recording medium 34 is connected, the CPU 40 transfers the data stored in the buffer 36 to the recording medium 34, and when no data an left in the buffer 36, the switch 32 is switched to the side of the recording medium 34.
新しい記録媒体３４が接続されると、ＣＰＵ４０はバッファ３６の記憶データを記録媒体３４に転送し、バッファ３６のデータが無くなると、スイッチ３２を記録媒体３４側に切り換える。 - 特許庁 - An IP switch 100 that is a voice packet receiver includes a fluctuation absorbing buffer 7a for temporarily storing voice packets; a fluctuation detection unit 11 for detecting the fluctuation amount of the voice packets; and a buffer amount change unit 16 for changing the buffer amount of the fluctuation absorption buffer 7a, depending on the fluctuation amount detected by the fluctuation detection unit 11.
音声パケット受信装置であるＩＰ交換機１００は、音声パケットを一時的に溜める揺らぎ吸収バッファ７ａと、音声パケットの揺らぎ量を検出する揺らぎ検出部１１と、この揺らぎ検出部１１により検出された揺らぎ量に応じて、揺らぎ吸収バッファ７ａのバッファ量を変えるバッファ量変更部１６と、を備えている。 - 特許庁 - The output sides of the attenuation portions 1, 2 and 3 are connected to the input side of an output buffer 6 having a high input impedance, respectively via a switch S1, and via a switch S2, and attenuation portions 4, 5 and via a switch S3.
減衰部１の出力側をスイッチＳ１を介して、減衰部２の出力側をスイッチＳ２を介して、減衰部３の出力側を減衰部４，５およびスイッチＳ３を介して、それぞれ高入力インピーダンスの出力バッファ６の入力側に接続する。 - 特許庁 - The output terminals of the buffer circuits are connected to the input terminal of a gm amplifier circuit Amp2 through the second switch circuits, SW4, SW5, and SW6.
このバッファ回路の出力端は、第２のスイッチ回路ＳＷ４、ＳＷ５、ＳＷ６を介して、ｇｍ増幅回路Ａｍｐ２の入力端に接続されている。 - 特許庁 - To improve reliability and communication performance at a trouble by making a frame buffer capacity variable at each port in a fabric switch of a storage network.
ストレージネットワークのファブリックスイッチにおいて、ポート毎にフレームバッファ容量を可変とすることで障害発生時の信頼性や通信性能を向上させる。 - 特許庁 - To provide a load balanced cell switch apparatus capable of defining buffer capacity for reordering processing at an output interface and determining a missed cell.
出力インタフェースでのリオーダリング処理用のバッファ量が定義可能であり、かつセル落ち判定が可能であるロードバランス型セルスイッチ装置を提供する。 - 特許庁 - To provide a buffer method and system of a comparator base, capable of enhancing a drive capacity of a high-gain amplifier with a load of a switch capacitor.
スイッチトキャパシタの負荷を有する高利得増幅器の駆動容量を高めるコンパレータベースのバッファ方法及びシステムを提供することを目的とする。 - 特許庁 - To provide an ATM switch device of an output buffer type that can reduce the probability of aborted input data and effectively utilize a memory resource.
入力データが廃棄される確率を減らすことができ、かつメモリ資源を有効活用できる出力バッファ型のＡＴＭスイッチ装置を提供する。 - 特許庁 - Further, when detecting the putout of the game balls by the detection signal of a prize ball count switch 301A, the contents of the total prize ball number storage buffer is reduced by 1.
また、賞球カウントスイッチ３０１Ａの検出信号によって遊技球の払出を検出すると、総賞球数格納バッファの内容を１減算する。 - 特許庁 - To provide a packet switch for shared buffer system of a large scale (or a large capacity) through a building block structure employing same switching element devices.
同じスイッチングエレメントのデバイスを複数使用して積み木構造により、大規模（あるいは大容量）な共有バッファ方式のパケットスイッチを提供する。 - 特許庁 - Data on a DVD disk 2 are stored through a demodulating and correcting part 4 and a stream switch 6 to a track buffer 7 to deal with variable bits.
ＤＶＤディスク２のデータは復調訂正部４、ストリームスイッチ６を経てトラックバッファ７に蓄えられ、可変ビットに対応することができるようにしている。 - 特許庁 - When delivery of the game ball is detected through a detection signal from a winning ball counting switch 301A, one is subtracted from contents of the total winning ball number storage buffer.
また、賞球カウントスイッチ３０１Ａの検出信号によって遊技球の払出を検出すると、総賞球数格納バッファの内容を１減算する。 - 特許庁 - A cell inputted from a packet transfer engine or the like of throughput of a lower speed than the inside of the crossbar switch via a port 131 is held in a reception buffer 132.
クロスバスイッチ内部よりも低速なスループットのパケット転送エンジン等からポート１３１を介して入力されたセルは、受信バッファ１３２に保持される。 - 特許庁 - To provide a current prediction method which predicts the current that flows in a circuit readily and in a short period of time when each buffer is actuated by changing the switch timing.
スイッチタイミングをずらして各バッファを動作させた際に回路に流れる電流を、簡易的かつ短時間で予測する電流予測方法を提供する。 - 特許庁 - When the consumption of the output buffer exceeds a normal threshold, the back pressure is transmitted to in-side switch blades 2100a to 2100n as usual.
出力バッファの使用量が通常の閾値を超過した場合は、従来同様に入側スイッチブレード２１００ａ〜２１００ｎに対してバックプレッシャを送信する。 - 特許庁 - The buffer part 7 is equipped with airbag devices 7a-7d, and the airbag devices 7a-7d are developed and expanded when the crew operates the emergency switch.
緩衝部７はエアバック装置７ａ〜７ｄを備えており、乗務員によって緊急スイッチが操作されるとエアバック装置７ａ〜７ｄが展開して膨張する。 - 特許庁 - When a release switch 54 is turned on in a null photographing mode, picture data obtained through photographing optical systems 14, 15 are stored in a buffer memory 40.
空撮影モードでは、レリーズスイッチ５４がオン状態になると、撮影光学系１４、１５を介して得られた画像データはバッファメモリ４０に格納される。 - 特許庁 - The generated SR image is outputted to the outside, supplied to the SR image buffer 55 through a switch 53 and used in the next super resolution processing.
生成されたSR画像は外部に出力されるとともに、スイッチ５３を介してSR画像バッファ５５に供給され、次の超解像処理において用いられる。 - 特許庁 - A PMOS transistor (TR) T11 and an NMOS TR T12 of a buffer section of a selection switch section SW 11 are connected and led to an output terminal N100.
選択スイッチ部ＳＷ１１のバッファ部は、ＰＭＯＳトランジスタＴ１１とＮＭＯＳトランジスタＴ１２とを接続して出力端子Ｎ１００とする。 - 特許庁 - When the focus evaluation value is decreased and reaches a value lower than the prescribed value, the CPU 19 throws only a switch SW1 (Figure 3) in the memory 6 to a position of other buffer.
ＣＰＵ１９は、焦点評価値が減少して所定値より低くなると、メモリ６内のスイッチＳＷ１(図３)のみを他方のバッファ側に切り替える。 - 特許庁 - A data buffer 5 shared by the first and second cell array groups A1 and A2 is formed in each cell array group with a layout pitch P that is two times larger than that of the transfer switch 6.
各セルアレイ群には、第１及び第２セルアレイ群A1，A2が共有するデータバッファ５がトランスファ・スイッチ６の２倍のレイアウトピッチＰで形成されている。 - 特許庁 - Power is supplied from the main board to a prize ball count switch and the main board has a total prize ball number storage buffer to store the number of undelivered prize balls.
また、賞球カウントスイッチには主基板から電力が供給され、主基板が未払出の賞球数を記憶する総賞球数格納バッファを有している。 - 特許庁 - A switch buffer part receives the color data outputted from the data latch part and applies the color data to a panel in response to a prescribed second signal.
スイッチバッファ部は前記データラッチ部から出力される前記カラーデータを受信し所定の第２信号に応答して前記カラーデータをパネルに印加する。 - 特許庁 - The voltage increases transiently in response to closing of a power switch 20, and a DC power supply circuit 8 supplies that voltage as an operation voltage to the buffer 14.
直流電源回路８が、電源スイッチ２０の閉成に応動し過渡的に電圧が増加し、この電圧をバッファ１４に動作電圧として供給する。 - 特許庁 - To provide an arbiter and an arbitration method therefor, and a switch device that enable unicast packets and multicast packets to be present together without providing any buffer dedicated to multicast packets.
マルチキャスト専用のバッファを設けずにユニキャストとマルチキャストの混在を可能とするアービタ及びアービトレーション方法並びにスイッチ装置を提供する。 - 特許庁 - When a reception control section 103 selects the broadcast of the channel to be output, a video switch 108 selects the video buffer corresponding to the selected channel.
受信制御部１０３が、出力すべきチャンネルの放送ストリームを選択すると、ビデオスイッチ１０８は、選択チャンネルに対応するビデオバッファを選択する。 - 特許庁 - To provide a time division switch capable of making flexible phase diagram design with an n-face buffer also provided with a phase absorption function at the same time.
位相吸収機能も同時に兼ね備えたｎ面バッファにより、柔軟な位相ダイヤ設計を可能にする時分割スイッチ装置を提供する。 - 特許庁 - A control signal to control the operation frequency of each output buffer is generated depending on the flow rate of ATM cells passing an ATM switch.
ＡＴＭスイッチを通過するＡＴＭセルの流量によって、各出力バッファの動作周波数を制御するための制御信号を生成する。 - 特許庁 - The one terminal of the capacitive element 22 is connected to a connecting point between the switch element 21 and the buffer amplifier 23, and the other terminal is connected to an intermediate potential Vce.
コンデンサ素子２２は、一端がスイッチ素子２１とバッファアンプ２３との接続点に接続されており、他端が中間電位Ｖｃｅに接続される。 - 特許庁 - To provide a buffer management method for a packet switch capable of increasing a rejection rate of packets of low priority and reducing the rejection rate of the packets of high priority at a high speed, and an optical packet switch using it.
優先度の低いパケットの棄却率を高くし、優先度の高いパケットの棄却率を小さくすることを高速に行なえるパケットスイッチのバッファ管理方法とそれを用いた光パケットスイッチを提供する。 - 特許庁 - In an output switch interface unit 7, the cell data separated by the input switch interface unit 5 are assembled to the original packet data by using the writing command signal from outside and the chip select to generate an output to an output buffer unit 8.
出力スイッチインタフェース部７は外部からの書込み指示信号とチップセレクトとによって入力スイッチインタフェース部５にて分割されたセルデータを元のパケットデータに組立てて出力バッファ部８に出力する。 - 特許庁 - The presence or absence of driving transferred from the shift register in the state of keeping the first switch held closed to the latch circuit side is memorized in the latch circuit and the output of the buffer circuit is controlled by opening and closing the second switch based on the memorized data.
第１スイッチをラッチ回路側に閉じた状態でシフトレジスタから転送される駆動の有無をラッチ回路に記憶させ、記憶データに基づいて第２スイッチを開閉してバッファ回路の出力を制御する。 - 特許庁 - To realize a variable length packet switch that conducts switching in matching with a characteristic of traffic while suppressing a cost of a data transfer path and the switch while utilizing features of a cross point buffer system where input output ports are asynchronously in operation.
各入出力ポートが非同期で動作するクロスポイントバッファ方式の特長をいかしながら、データ転送バス、スイッチのコストを抑え、トラフィックの特性に合わせたスイッチングを行う可変長パケットスイッチを実現する。 - 特許庁 - A display control part BL7 successively extracts only the drawing data, corresponding to viewpoints selected by a viewpoint switch BL6 from the drawing buffer BL5, and writes the extracted drawing data in a display buffer BL8 for controlling the display of the display device 18.
表示制御部ＢＬ７は、視点スイッチＢＬ６にて選択されている視点に対応した描画データのみを描画バッファＢＬ５から順次取出して、表示器１８の表示を制御する表示バッファＢＬ８に書き込む。 - 特許庁 - The auxiliary driving device 500 makes a VA, a VB or a non-voltage to be outputted from a three-state buffer changeover part 520 by signals from an auxiliary control part 540 and amplifies it in an auxiliary buffer amplifier 530 to output it from an ON/OFF switch 510.
補助駆動装置５００では、補助コントロール部５４０からの信号により、３状態緩衝切換部５２３からＶＡ、ＶＢ又は無電圧を出力し、補助バッファアンプ５３０により増幅し、オンオフスイッチ５１０から出力させる。 - 特許庁 - Further, when the measured temperature falls to the prescribed temperature after the data signal D6 is recorded in the HDD2 for buffer, the switch control part 3-4A transfers data recorded in the HDD2 for buffer to the HDD1 for recording data.
更に、データ信号Ｄ６をバッファ用ＨＤＤ２に記録後、計測温度が所定の温度まで下がった場合、スイッチ制御部３−４Ａは、当該バッファ用ＨＤＤ２に記録されたデータを、データ記録用ＨＤＤ１に転送する。 - 特許庁 - A switch input section is provided with a buffer 1 for each connection and a scheduler 2 that satisfies impartiality of packet transfer quality between buffers, and a switch output section is provided with a buffer 4 for each input port and a scheduler 5 that satisfies impartiality of packet transfer quality between the buffers.
本発明は、スイッチ入力部にコネクション毎のバッファ１とバッファ間のパケット転送品質の公平性を満足するスケジューラ２を備え、スイッチ出力部に入力ポート別のバッファ４とバッファ間のパケット転送品質の公平性を満足するスケジューラ５を備えることを特徴とするものである。 - 特許庁
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