「clock frequency」を含む例文一覧(4275)

1 2 3 4 5 6 7 8 9 10 11 .... 85 86 次へ＞
  • CLOCK FREQUENCY DIVIDER CIRCUIT, AND CLOCK FREQUENCY DIVIDING METHOD
    クロック分周回路、及びクロック分周方法 - 特許庁
  • FREQUENCY SYNCHRONIZATION OF CLOCK
    クロックの周波数同期 - 特許庁
  • The clock frequency divider 25 forms frequency clock by dividing the basic frequency clock 61.
    クロック分周器２５は、基本クロック６１を分周して分周クロックを生成する。 - 特許庁
  • CLOCK FREQUENCY CONTROLLER
    クロック周波数制御装置 - 特許庁
  • CLOCK FREQUENCY ANALYZER
    クロック周波数解析装置 - 特許庁
  • CLOCK FREQUENCY CORRECTION SYSTEM
    クロック周波数補正システム - 特許庁
  • CLOCK FREQUENCY GENERATOR
    クロック周波数生成装置 - 特許庁
  • CLOCK FREQUENCY CONTROL PROGRAM AND CLOCK FREQUENCY CONTROLLER
    クロック周波数制御プログラム、クロック周波数制御装置 - 特許庁
  • FREQUENCY DIVISION CLOCK GENERATING CIRCUIT
    分周クロック生成回路 - 特許庁
  • A clock frequency dividing circuit 1 outputs a frequency-divided clock.
    クロック分周回路１は、分周クロックを出力する。 - 特許庁
  • CLOCK FREQUENCY CONTROL APPARATUS
    クロック周波数制御装置 - 特許庁
  • CLOCK FREQUENCY TRANSMISSION SYSTEM
    クロック周波数伝送システム - 特許庁
  • CLOCK FREQUENCY SPREADING DEVICE
    クロック周波数拡散装置 - 特許庁
  • CLOCK FREQUENCY CONTROL CIRCUIT AND CLOCK FREQUENCY CONTROL METHOD
    クロック周波数制御回路及びクロック周波数制御方法 - 特許庁
  • CLOCK FREQUENCY MULTIPLYING CIRCUIT DEVICE
    クロック周波数逓倍回路装置 - 特許庁
  • MULTIPHASE-CLOCK PROCESSING CIRCUIT, AND CLOCK-FREQUENCY MULTIPLYING CIRCUIT
    多相クロック処理回路およびクロック逓倍回路 - 特許庁
  • A clock frequency divider circuit 12 frequency-divides a first input reference clock, a clock frequency divider circuit 13 frequency-divides a second input reference clock, and a clock frequency divider circuit 17 frequency-divides an in-apparatus reference clock.
    クロック分周回路１２は第１の入力基準クロックを、クロック分周回路１３は第２の入力基準クロックを、クロック分周回路１７は装置内基準クロックを分周する。 - 特許庁
  • FREQUENCY-MULTIPLIED CLOCK SIGNAL OUTPUT CIRCUIT
    逓倍クロック信号出力回路 - 特許庁
  • A clock generation section 11 generates and output the clock signal by changing the clock frequency into the selected clock frequency.
    クロック生成部１１は、選択されたクロック周波数に変更してクロック信号を生成出力する。 - 特許庁
  • A frequency divider 17 of a master chip 101 frequency-divides a clock CK to generate a frequency division clock 33 and a frequency divider 27 of a slave chip 201 frequency-divides the clock CK to generate a frequency division clock 43.
    マスタチップ１０１の分周器１７及びスレーブチップ２０１の分周器２７は、いずれもクロックＣＫを分周してそれ分周クロック３３，４３を生成する。 - 特許庁
  • AUTOMATIC CLOCK FREQUENCY SPECIFYING APPARATUS
    自動クロック周波数選定装置 - 特許庁
  • OPERATION CLOCK FREQUENCY SWITCHING CIRCUIT
    動作クロック周波数切替回路 - 特許庁
  • The frequency divider 10 generates a frequency divided clock signal by dividing the frequency of a local clock signal.
    分周器１０は、ローカルクロック信号を分周して分周クロック信号を生成する。 - 特許庁
  • A 1/2 frequency divider 15 subjects the Rth frequency clock signal to 1/2 frequency division and outputs a frequency divided clock DIVOUT.
    １／２分周部１５は、Ｒ分周クロックＤ１を１／２分周して、分周クロックDIVOUTを出力する。 - 特許庁
  • CLOCK FREQUENCY INFORMATION TRANSFER SYSTEM
    クロック周波数情報転送システム - 特許庁
  • A frequency divider 12 divides the oscillation clock CKout to generate a frequency divided clock CKdiv.
    分周器12は、発振クロックCKoutを分周して分周クロックCKdivを生成する。 - 特許庁
  • The clock frequency-divider circuit 210 generates the frequency-divided clock 22 asynchronously with the fundamental oscillation clock 32.
    クロック分周回路２１０は、原振クロック３２と非同期に分周クロック２２を生成する。 - 特許庁
  • FREQUENCY CORRECTION METHOD FOR REFERENCE CLOCK
    基準クロックの周波数補正方法 - 特許庁
  • CLOCK GENERATOR FOR GENERATING FREQUENCY JITTER SYSTEM CLOCK
    周波数ジッターシステムクロックを発生するためのクロック発生器 - 特許庁
  • To obtain a clock signal whose frequency is close to a desired frequency from a reference clock signal.
    基準クロック信号から所望の周波数に近いクロック信号を得る。 - 特許庁
  • CLOCK SIGNAL FREQUENCY DIVIDING CIRCUIT AND METHOD
    クロック信号分周回路および方法 - 特許庁
  • REFERENCE CLOCK FREQUENCY TEMPERATURE CONTROL CIRCUIT
    基準クロック周波数温度制御回路 - 特許庁
  • A clock CKL 2 of a frequency of N times the clock of a frequency of 1H is used.
    １Ｈの周期のクロックのＮ倍の周波数のクロックＣＬＫ２を使用する。 - 特許庁
  • Thus, the frequency of the system clock is matched with the frequency of a system clock at the encoder side.
    これにより、エンコーダ側のシステムクロックの周波数に一致させることができる。 - 特許庁
  • An EXOR circuit 4 inputs the frequency divided clock and the delayed frequency divided clock.
    ＥＸＯＲ回路４は、分周クロックと、遅延分周クロックとが入力される。 - 特許庁
  • CLOCK SIGNAL GENERATING CIRCUIT AND CLOCK FREQUENCY ADJUSTMENT METHOD
    クロック信号発生回路及びそのクロック周波数調整方法 - 特許庁
  • A frequency divider 4 generates a pixel clock by dividing the high frequency wave clock generated by high frequency wave clock generation section 1.
    分周器４は、高周波クロック生成部１によって生成される高周波クロック分周して画素クロックを生成する。 - 特許庁
  • To generate a clock signal of a desired frequency by dividing a frequency of the clock signal in an arbitrary frequency dividing ratio.
    クロック信号を任意の分周比率で分周し所望の周波数のクロック信号を発生させる。 - 特許庁
  • A frequency divider 5 frequency-divides the output clock from the VCO 4 to generate a comparison clock.
    分周器５は、ＶＣＯ４の出力クロックを分周して比較クロックを生成する。 - 特許庁
  • The frequency of the clock f2 is higher than the frequency of the clock f1 and the frequencies are in a relation of an integer ratio.
    クロックf2は、クロックf1より高く、かつその周波数が整数比の関係にある。 - 特許庁
  • The frequency divider 12 outputs a clock signal CKL by frequency-dividing the clock signal CK.
    分周器１２はクロック信号ＣＫを分周したクロック信号ＣＫＬを出力する。 - 特許庁
  • The detected reception frequency is inputted to a clock frequency supplying part 104, and the clock frequency supplying part determines a clock frequency Fc of a display part 106.
    検出された受信周波数はクロック周波数供給部１０４に入力され、ここで表示部１０６のクロック周波数Ｆｃが決定される。 - 特許庁
  • A clock generation part changes the frequency of a clock signal according to a clock adjusting signal.
    クロック生成部は、クロック調整信号に応じてクロック信号の周波数を変更する。 - 特許庁
  • CLOCK FREQUENCY DIVIDER AND FREQUENCY DIVIDING METHOD IN DELAY LOCKED LOOP
    ディレイロックループにおけるクロック分周器及びクロック分周方法 - 特許庁
  • FREQUENCY CONTROL DEVICE FOR REFERENCE CLOCK SIGNAL
    基準クロック信号の周波数制御装置 - 特許庁
  • FREQUENCY CORRECTION METHOD FOR RECOVERED CLOCK SIGNAL
    再生クロック信号の周波数補正方法 - 特許庁
  • SIMULCAST CLOCK SYNCHRONIZATION AND FREQUENCY EQUALIZATION SYSTEM AND METHOD THEREFOR
    同報同期・等化システムおよびその方法 - 特許庁
  • The clock frequency-dividing circuit 12 frequency-divides the reference clock SCLK from the reference clock generating circuit 11 according to the set frequency-division ratio to decrease the frequency of the reference clock SCLK.
    クロック分周回路１２は、その設定された分周比に応じて、基準クロック発生回路１１からの基準クロックＳＣＬＫを分周させて、その周波数を低下させる。 - 特許庁
  • A frequency of a clock input from a clock terminal CK is divided into a half frequency by a frequency divider 140.
    クロック端子ＣＫから入力されたクロックは分周器１４０によって半分の周波数に分周される。 - 特許庁
  • FIXED FREQUENCY CLOCK OUTPUT HAVING VARIABLE HIGH-FREQUENCY INPUT CLOCK AND NON-RELATED FIXED FREQUENCY REFERENCE SIGNAL
    可変高周波入力クロックと非関連固定周波数基準信号とを有する固定周波数クロック出力 - 特許庁
1 2 3 4 5 6 7 8 9 10 11 .... 85 86 次へ＞

例文データの著作権について

  • 特許庁
    Copyright © Japan Patent office. All Rights Reserved.