「clock frequency」を含む例文一覧(4275)
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１／Ｐ分周部１２は、入力クロックｃｋを１／Ｐ分周する。 - 特許庁 - To provide a reproducing apparatus wherein a clock frequency that can be easily generated from a system clock is generated as a master clock by using the system clock which is indispensable for a mobile terminal device, and the fs frequency of digital audio data is converted into a reproducible fs frequency for reproduction by using the master clock generated from the system clock.
複数のｆｓ周波数でサンプリングされたデジタルＡｕｄｉｏデータを再生するために必要な各々に対応した高精度のマスタクロックは、単一周波数の水晶発振器だけでは生成できない。 - 特許庁 - A communication unit acquires a clock (second clock) of a printer 400 to be a communication connection destination, and if the frequency of the first clock generated by the clock source 14 is different from the frequency of the second clock, a frequency adjustment unit 15 adjusts in such a way that the first clock frequency will correspond to the second clock frequency.
そして、通信の接続先となるプリンタ４００のクロック（第２のクロック）を取得し、クロック源１４が発生する第１のクロックの周波数が第２のクロックの周波数と異なる場合に、周波数調整部１５が、第１のクロックの周波数を第２のクロックの周波数と一致するように調整する。 - 特許庁 - An N counter clock generating section 102 receives a given N value and an internal clock, performs switching to a 1/N frequency division clock the internal clock or a 1/(N+1) frequency division clock of the internal clock on the basis of an N value control signal and outputs the switched clock as the clock B.
Ｎカウンタクロック生成部１０２は、与えられたＮ値と内部クロックを入力とし、Ｎ値制御信号に基づいて、内部クロックの１／Ｎ分周クロックと１／（Ｎ＋１）分周クロックとを切り替えてクロックＢとして出力する。 - 特許庁 - A first frequency division circuit 5 combines frequency divisions by plural frequency division numbers (integral frequency division numbers) to divide the frequency of an original clock signal to generate an intermediate frequency clock signal.
第１の分周回路５は、複数の分周数（いずれも整数分周数）による分周を組み合せて原振クロック信号を分周し、中間周波クロック信号を生成する。 - 特許庁 - The clock for test is output to a frequency counter.
試験用クロックを周波数カウンタに出力する。 - 特許庁 - A counter 3 counts a clock CLK2 with a frequency higher than the frequency of the clock signal CLK1 by a multiple of K.
カウンタ３でクロックＣＬＫ_1 の周波数よりＫ倍高い周波数のクロックＣＬＫ_2 を計数する。 - 特許庁 - The frequency variable clock driver 16 varies the frequency of the local clock depending on the above state value.
周波数可変クロックドライバ１６は、ローカルクロックの周波数を上記状態値に応じて変化させる。 - 特許庁 - The frequency division clock 14 results from a clock 15 that is slowed down by a frequency division circuit 19.
この分周クロック１４は、Ｃｌｏｃｋ１５が分周回路１９により遅いクロックとされたものである。 - 特許庁 - CLOCK GENERATING CIRCUIT PROVIDED WITH FREQUENCY CORRECTION FUNCTION
周波数補正機能を備えたクロック発生回路 - 特許庁 - At the time of recording data, the frequency of the recording clock signal changes in accordance with the frequency of the wobble clock signal.
データの記録時、記録クロック信号の周波数はウォブルクロック信号の周波数に応じて変化する。 - 特許庁 - To prevent the increase of frame memories and a clock frequency.
フレームメモリ及びクロック周波数を増加させない。 - 特許庁 - PLURAL SYNCHRONIZING DEVICES AND CLOCK BRANCHING AND FREQUENCY-DIVIDING DEVICE
複数同期装置及びクロック分岐・分周装置 - 特許庁 - HIGHER HARMONIC SPREAD SPECTRUM CIRCUIT OF CLOCK FREQUENCY
クロック周波数の高調波スペクトラム拡散回路 - 特許庁 - An output clock of a fixed clock generation section 8 with a small frequency deviation is inputted to an IF frequency clock generation section 10 to generate an IF clock corresponding to the IF frequency.
周波数偏差の少ない固定クロック生成部８の出力クロックをＩＦ周波数クロック生成部１０へ入力し、ＩＦ周波数相当のＩＦクロックを生成する。 - 特許庁 - A clock signal with a frequency f_clk generated by a clock signal generator 10 in a clock signal transmission section 9 is given to a 1/N frequency divider 11, which converts the frequency of the clock signal into f_clk/N.
クロック信号送信部９において、クロック信号発生器１０で生成される周波数ｆ_clk のクロック信号を１／Ｎ分周器１１に与え、周波数をｆ_clk／Ｎに変換する。 - 特許庁 - A frequency division circuit outputs a sampling clock having a frequency specified by the sampling clock control signal, and a demodulation clock having a frequency specified by the demodulation clock control signal.
分周回路は、サンプリングクロック制御信号により指定された周波数のサンプリングクロックおよび復調用クロック制御信号により指定された周波数の復調用クロックを出力する。 - 特許庁 - To generate a frequency divided clock usable for the reference clock, even when the ratio of an oscillation frequency to a divided frequency is not an integer one.
発振周波数と分周周波数が整数比でなくとも基準クロックとして使用可能な分周クロックを生成する。 - 特許庁 - A frequency dividing means 20 generates a frequency-divided clock signal by dividing the frequency of an input clock signal into 1/n frequencies (n: a natural number).
分周手段２０は、入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する。 - 特許庁 - A clock generating section 7 divides the frequency of a system clock to generate the operating clock for operating a decode section 4.
クロック生成部７は、システムクロックを分周してデコード部４を動作させる動作クロックを生成する。 - 特許庁 - Similarly, a clock is extracted from a line 2 to obtain a clock of 8k(y) through a frequency divider.
同様に回線2からクロックを抽出し分周器を通して8k(y)を得る。 - 特許庁 - A clock is extracted from a line 1 to obtain a clock of 8k(x) through a frequency divider.
回線1からクロックを抽出し、分周器を通して8k(x)のクロックを得る。 - 特許庁 - Its readout clock is set as a frequency in response to an output clock of the TS.
さらに、その読出クロックは、ＴＳの出力クロックに応じた周波数とする。 - 特許庁 - ON-CHIP CLOCK GENERATOR ALLOWING RAPID CHANGE OF ON-CHIP CLOCK FREQUENCY
オンチップ・クロック周波数の急激な変化を可能とするオンチップ・クロック発生器 - 特許庁 - CLOCK GENERATION CIRCUIT, PROCESSOR SYSTEM USING THE SAME AND CLOCK FREQUENCY CONTROL METHOD
クロック生成回路、それを用いたプロセッサシステム、及びクロック周波数制御方法 - 特許庁 - To absorb a frequency error between an input clock and an output clock.
入力クロックと出力クロックとの間の周波数誤差を吸収すること。 - 特許庁 - To increase accuracy in local clock synchronization without increasing local clock frequency.
ローカルクロック周波数を高めることなくローカルクロック同期の精度を高めること。 - 特許庁 - In synchronism with timing of variation of a frequency-division clock signal to a low level, the clock frequency dividing circuit sets (n)-bit frequency division ratio data corresponding to a frequency division ratio for a basic clock signal of the frequency-division clock signal and also sets (n)-bit 1/2 frequency-division ratio setting data obtained by halving the frequency-division clock ratio setting data.
クロック分周回路は、分周クロック信号のロウレベルへの変化のタイミングに同期して、分周クロック信号の基本クロック信号に対する分周比に対応するｎビットの分周比設定データを設定するとともに、分周比設定データの値を２分の１したｎビットの１／２分周比設定データを設定する。 - 特許庁 - The clock frequency control circuit 46 changes a frequency value of the low-speed clock generated by a low-speed clock generation part 14 or the high-speed clock generated by a high-speed clock generation part 4 on the basis of the frequency setting value.
クロック周波数制御回路４６は、周波数設定値に基き、高速クロック発生部４が発生する高速クロックまたは低速クロック発生部１４が発生する低速クロックの周波数値を変化させる。 - 特許庁 - The clock generator generates a plurality of clock frequencies and generates a low speed clock frequency when there is no write or read request to the memory in place of a usual clock frequency (high speed clock frequency).
クロック発生器は複数のクロック周波数を発生すると共に、メモリへの書き込み要求や読み出し要求がないときには、通常のクロック周波数（高速のクロック周波数）から低速のクロック周波数に切り替える。 - 特許庁 - An oscillation frequency control section 19 controls the oscillation frequency of the system clock oscillation section 17 in response to the difference value between the transmitter side system clock frequency and the receiver side system clock frequency.
発振周波数制御部１９は、送信側システムクロック周波数と受信側システムクロック周波数の差分値に応じてシステムクロック発振部１７の発振周波数を制御する。 - 特許庁 - OPTICAL PULSE GENERATION DEVICE, OPTICAL CLOCK EXTRACTION DEVICE USING THE SAME, OPTICAL CLOCK FREQUENCY-DIVIDING DEVICE AND OPTICAL CLOCK EXTRACTION FREQUENCY-DIVIDING DEVICE
光パルス発生装置及びそれを用いた光クロック抽出装置と光クロック分周装置と光クロック抽出分周装置 - 特許庁 - An oversampling clock generation circuit 13 generates an oversampling clock CK1; and a frequency dividing circuit 14 generates a frequency dividing clock CK2.
オーバーサンプリングクロック生成回路１３はオーバーサンプリングクロックＣＫ１を生成し、分周回路１４は分周クロックＣＫ２を生成する。 - 特許庁 - The frequency setting value is supplied to a clock frequency control circuit 46.
周波数設定値は、クロック周波数制御回路４６に供給される。 - 特許庁 - FREQUENCY CONVERTING CIRCUIT, RECEPTION CIRCUIT, AND RADIO CLOCK
周波数変換回路、受信回路、および、電波時計 - 特許庁 - DDS CIRCUIT WITH ARBITRARY FREQUENCY CONTROL CLOCK
任意周波数制御クロックを有するＤＤＳ回路 - 特許庁 - The frequency divider frequency divides the audio clock using the selected parameter value, and generates a frequency division signal.
分周器は、オーディオクロックを選択パラメータ値を用いて分周し分周信号を生成する。 - 特許庁 - To delay a reference clock for data capture with a high frequency clock of a memory controller.
メモリ制御装置の高周波数クロックでデータ取込用基準クロックを遅延する。 - 特許庁 - To change the average frequency of a clock signal independently from a reference clock signal.
基準クロック信号とは独立にクロック信号の平均周波数を変更する。 - 特許庁 - The second clock signal has a frequency being double of the first clock signal.
前記第２クロック信号は、前記第１クロック信号の２倍の周波数を有する。 - 特許庁 - A pixel clock generating section 6 divides a high frequency clock generated by a high frequency clock generating section 2 and generates the pixel clock of which the phase is controlled according to the phase shift data.
画素クロック生成部６は、高周波クロック生成部２で発生した高周波クロックを分周し、位相シフトデータに従って位相が制御された画素クロックを生成する。 - 特許庁 - CLOCK GENERATING CIRCUIT, POWER SUPPLY SYSTEM AND CLOCK SIGNAL FREQUENCY CHANGING METHOD
クロック発生回路、電源供給システム及びクロック信号の周波数変更方法 - 特許庁 - The up/down counter sets an up count clock and a down count clock frequency independently.
アップダウンカウンタは、アップカウントクロックとダウンカウントクロックを周波数独立して設定する。 - 特許庁 - The clock-generating circuit 200 generates a first output clock and a second output clock having a frequency f_0, based on an input clock iclk having a frequency f_H.
クロック生成回路２００は、周波数ｆ_Ｈを有する入力クロックiclkに基づいて、第１の出力クロック及び周波数ｆ_０を有する第２の出力クロックを生成する。 - 特許庁 - CLOCK FREQUENCY STABILIZING METHOD AND DATA RECEIVER
クロック周波数安定化方法およびデータ受信装置 - 特許庁 - A frequency-dividing circuit 4 generates an extraction clock, by performing frequency division of a source clock by as many times as the number of prescribed times.
分周回路４はソースクロックを所定回数だけ分周することによって抽出クロックを生成する。 - 特許庁 - It is also possible to maximize a clock frequency by increasing a clock frequency until the margin is lost by using it.
また、前記余裕度がなくなるまでクロックの周波数を上げてクロック周波数最大化を図ることができる。 - 特許庁 - METHOD FOR CONTROLLING CLOCK, FREQUENCY DIVIDER CIRCUIT AND PLL CIRCUIT
クロック制御方法と分周回路及びＰＬＬ回路 - 特許庁 - The clock frequency decision part 5 determines a set frequency f of a clock signal CLK2 in response to the command identification information.
クロック周波数決定部5はコマンド識別情報に応じてクロック信号CLK2の設定周波数fを決定する。 - 特許庁 - A frequency divider 4 inputs the selected clock and divides its frequency by N to output a clock 400.
分周器４は、選択されたクロックを入力し、これをＮ分の１に分周してクロック４００を出力する。 - 特許庁
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