「clock」を含む例文一覧(25749)
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改良された同期特性を有し、クロック回路構成およびそれに関連する回路がチップ上で占有する空間の量が比較的少なく、データがラッチを通過するために必要な時間が短く、集積回路チップ上で実行することができる機能の数を増大し得る集積回路を提供する。 - 特許庁 - Since the pixel clock and the pulse modulation signal generator 10 can generate modulation data in which a "1" bit is delayed on a 1/32 to 3/32 pixel basis in a modulation data generation section 11, it is possible to delay PM signals generated on the 1/32 to 3/32 pixel basis.
画素クロック及びパルス変調信号生成装置１０は、変調データ生成部１１において“１”ｂｉｔを１/３２〜３／３２画素単位で遅らせた変調データを生成することができるので、これに基づいて生成されるＰＭ信号を１／３２〜３／３２画素単位で遅くすることが可能である。 - 特許庁 - To provide a parameter setting circuit capable of preventing the racing generation of the input data and input clock of an F/F for outputting an operation parameter to the circuit of a main signal processing system and eliminating the possibility of setting an erroneous parameter to the F/F for outputting the operation parameter to the circuit of the main signal processing system.
主信号処理系の回路に対して動作パラメータを出力するＦ／Ｆの入力データと入力クロックとのレーシング発生を防止し、主信号処理系の回路に対して動作パラメータを出力するＦ／Ｆに誤ったパラメータが設定される可能性を排除可能なパラメータ設定回路を提供する。 - 特許庁 - The semiconductor device 100 is provided with an external clock signal input terminal 101, external reset signal input terminal 102, input driver 103, an input driver 104, flip-flop 105, a delay element 106, 1/n counter 107, output driver 108, and external output terminal 109.
本発明の半導体装置１００は、外部クロック信号入力端子１０１と、外部リセット信号入力端子１０２と、入力ドライバ１０３と、入力ドライバ１０４と、フリップフロップ１０５と、ディレイ素子１０６と、１／ｎカウンタ１０７と、出力ドライバ１０８と、外部出力端子１０９と、を備えている。 - 特許庁 - The reservation time setting device 3 is equipped with a clock processing part 61, an alarm time setting part 63, a communication interface 65, and an interlocking switching setting part 64 for switching and setting whether information of the time set by using the alarm time setting part 63 is to be transmitted to the cooking domestic electric appliance by using the communication interface 65 or not.
予約時刻設定装置３は、時計処理部６１と、アラーム時刻設定部６３と、通信インターフェイス６５と、アラーム時刻設定部６３を用いて設定した時刻の情報を通信インターフェイス６５を用いて調理家電機器に送信するか否かを切換設定する連動切換設定部６４とを備えている。 - 特許庁 - In the optical disk device, digital signal processing is operated with 1/2 or less of a channel bit frequency by using a PR (a, b, c, d, e, f) property for an equalization property of a PRML decoding means, low electric power is reduced by reduction of an operation clock frequency and playback performance is improved by decreasing disturbance components caused by return.
ＰＲＭＬ復号手段の等化特性にＰＲ（ａ，ｂ，ｃ，ｄ，ｅ，ｆ）特性を用いることによりディジタル信号処理をチャネルビット周波数の１／２以下で動作させて、動作クロック周波数の低減による低電力化と折り返しで生じる妨害成分を減少させることによる再生性能の向上を実現する。 - 特許庁 - In the case of the frequency spread profile of the center spread, a relation among a communication rate 'A (bit/s)' of a start/stop synchronizing type communicating means 3 and an oscillation frequency 'B (Hz)' of a crystal oscillator 4 and a frequency spread cycle 'C (clock)' of the frequency spread oscillator 1 satisfies B=A×C×n (n is a positive integer).
センタ−スプレッドの周波数拡散プロファイルの場合、調歩同期式通信手段３の通信レート「Ａ（ｂｉｔ／ｓ）」と、水晶発振器４の発振周波数「Ｂ（Ｈｚ）」と、周波数拡散発振器１の周波数拡散周期「Ｃ（クロック）」との関係がＢ＝Ａ×Ｃ×ｎ（ｎは正の整数）を満足するようにする。 - 特許庁 - Also, the key clock 70 is connected through an information transmitting means 50 to a computer terminal machine 31 of a user 30 so as to be automatically connected to the site of a time distributing facility 20, and time acquisition processing is executed, and the individual information(the number of times of use or the like) of equipment/device 60 is absorbed by the time distributing facility 20.
また、キークロック７０を情報伝達手段５０を介してユーザ３０のコンピュータ端末機３１に接続することで、自動的に時刻配信機関２０のサイトに接続し、時刻取得処理を行うと同時に、機器・装置６０の個別情報（使用回数など）を時刻配信機関２０が吸い上げる。 - 特許庁 - The counter circuit 12 counts the pulse of a clock B, and outputs a second counter value being a counter value at that point of time to a comparator circuit 14 on the basis of the first notice signal, and sets the counter to zero, and outputs a first counter value being the counter value at that point of time to the comparator circuit 14 on the basis of the second notice signal.
カウンタ回路１２は、クロックＢのパルスのカウント動作をしており、第１の通知信号により、その時点のカウンタ値である第２のカウンタ値を比較回路１４に出力し、カウンタをゼロに設定し、第２の通知信号により、その時点のカウンタ値である第１のカウンタ値を比較回路１４に出力する。 - 特許庁 - The semiconductor device has a comparator 4 comparing the output of the data input latch and the output of the data output latch with each other, a read/write control counter 5 generating read write mode switching signals by dividing a clock frequency, a means 14 reversing the data of the data input latch, and a means 8 making a refresh address counter serve also as the address generating counter of the test circuit.
データ入力ラッチの出力とデータ出力ラッチの出力を比較するコンパレータ４と、クロックを分周してリードライトモード切替信号を発生させるリード／ライトコントロールカウンタ５と、データ入力ラッチのデータを反転する手段１４と、リフレッシュアドレスカウンタをテスト回路のアドレス発生と兼用する手段８とを持つ。 - 特許庁 - A random number generation part 5 generates random numbers from a counted value of an internal counter 4 at the time of interruption to a CPU 3 by an internal clock 1 of each node, waiting time is generated by multiplying the random numbers by a timing numeric value by a multiplication part 6 and a network participation processing part 8 performs participation processing after the waiting time counted by a timer counting part 7.
各ノードの内部時計１によるＣＰＵ３への割り込み時の内部カウンタ４の計数値から乱数発生部５が乱数を発生し、乗算部６でタイミング数値を乗じて待ち時間を発生し、タイマ計時部７で計時した待ち時間後にネットワーク参加処理部８が参加処理をする。 - 特許庁 - To easily display or announce, with sound or voice, information such as a balance recorded in an electronic money card, and to automatically or manually end the display of the balance by validly using portable personal electronic device equipped with a clock function for displaying a time or date like an electronic watch.
電子腕時計のように時刻や日付を表示するクロック機能を備えた携帯型のパーソナル電子機器を有効に利用し、電子貨幣カードに記録されている残高などの情報を簡単に表示したり音や音声で報知できること、残高表示を自動的に又は手動で終了できること。 - 特許庁 - that Jehan Daas himself, when the summer came and he was better again, had no need to stir out, but could sit in the doorway in the sun and see them go forth through the garden wicket, and then doze and dream and pray a little, and then awake again as the clock tolled three and watch for their return.
そして、夏が来て、ジェハンじいさんが再びよくなったときも、ジェハンじいさんは外に出かける必要はなく、朝は小屋の戸口に座って中庭の戸口から二人が出かけるのを見送り、ちょっと昼寝して夢を見て、少しお祈りをして、そして３時になるとまた目を覚まして二人が帰ってくるのを待つのでした。 - Ouida『フランダースの犬』 - The semiconductor device comprises the memory circuit including: a plurality of dynamic memory cells arranged at respective crossed positions of bit lines and a plurality of word lines; row decoders connected to the plurality of word lines; and row address latch circuits latching read and write row addresses at a transition point of a clock signal and having operation to supply the addresses to the row decoders.
ビット線及び複数のワード線のそれぞれの交差位置に設けた複数のダイナミックメモリセルと、前記複数のワード線に接続された行デコーダと、読取及び書込行アドレスをクロック信号の遷移点でラッチし、該アドレスを前記行デコーダに供給する働きがある行アドレスラッチ回路とを備えたメモリ回路から成る半導体装置である。 - 特許庁 - When the excessive light enters the CCD1 and its OB part transfer charge overflows, the charge overflowing to the OB part is discharged to a reset drain RD side by applying the clock voltage or the DC level to the electrode (output gate OG) adjacent to the charge voltage converter, and the false OB level substantially equal to the black level is generated.
過大光がＣＣＤ１に入射してそのＯＢ部に転送電荷があふれた場合に、電荷電圧変換部に隣接する電極(アウトプットゲートＯＧ)へのクロック電圧または直流レベルの印加によって、そのＯＢ部に溢れ出した電荷がリセットドレインＲＤ側に排出され、黒レベルと略等しい擬似ＯＢレベルが生成される。 - 特許庁 - In a semiconductor device typified by a non-contact ID chip, by inputting an alternating signal inputted from an antenna to a charge pump circuit as it is or through a logic circuit, a charge pump can operate with such a stabilized frequency that a clock frequency is not affected by variations of elements and the ambient temperature, so that a stabilized boosting becomes possible.
非接触型ＩＤチップに代表される半導体装置において、アンテナから入力された交流信号をそのまま、または論理回路を介して、チャージポンプ回路に入力することによって、クロック周波数が素子のばらつきや、周囲温度の影響をうけない安定した周波数で、チャージポンプが動作可能になり、安定な昇圧が可能になる。 - 特許庁 - In the image forming apparatus and method, if two motors which output different numbers of FG pulses per rotation are used, or if motors which output equal numbers of FG pulses per rotation are used at different deceleration ratios, a reference clock is rendered common and a reference multiplication/division circuit 52 is provided before a motor control part.
本発明の画像形成装置及び方法においては、１回転出力のＦＧパルス数が異なる２つのモータを使用した場合、若しくは、それぞれ１回転出力のＦＧパルス数が同じモータであっても異なる減速比で使用している場合に、基準クロックを共通にしてモータ制御部の前に基準クロック逓倍／分周回路５２を設ける。 - 特許庁 - To perform data transfer between respective modules, even in the case of using a transfer clock that is equal to or lower than the range of the operation frequency of the transmitting side driver circuit and the receiving side receiver circuit of an interface actually performing the data transfer in an image forming device, which performs data transfer between respective modules by utilizing a differential serial data bus.
各モジュール間のデータ転送を差動型シリアルデータバスを利用して行なう画像形成装置において、そのデータ転送を実際に行なうインタフェースの送信側のドライバ回路及び受信側のレシーバ回路の動作周波数範囲以下の転送クロックを用いる場合でも、各モジュール間のデータ転送を行なえるようにする。 - 特許庁 - The synchronization maintenance device of the portable internet measuring instrument includes a GPS receiver which outputs a GPS signal synchronized to GPS time using information received from a GPS satellite, and a synchronization controller which controls synchronization based on results of comparison between the GPS signal from the GPS receiver and a reference signal generated with inherent clock.
本発明の携帯インターネット計測器の同期維持装置は、ＧＰＳ衛星から受信された情報を利用してＧＰＳタイムに同期されたＧＰＳ信号を出力するＧＰＳ受信器、及びＧＰＳ受信器からのＧＰＳ信号と自体クロックにより生成された参照信号を比較した結果によって同期を制御する同期制御部を含む。 - 特許庁 - The OSD image signal S6 and an OSD control signal S7, after dot clock conversion and interpolation process in the OSD interface processor 20, are supplied to an OSD superposing circuit 8, where the OSD image signal S8 is superposed on the image signal S5 as the main signal and outputted as an image signal S10.
ＯＳＤ画像信号Ｓ６及びＯＳＤ制御信号Ｓ７はＯＳＤインタフェース処理部２０でドットクロック変換と補間処理が施された後、ＯＳＤ重畳回路８に供給され、ＯＳＤ重畳回路８で、ＯＳＤ画像信号Ｓ８を主信号としての画像信号Ｓ５に重畳して、画像信号Ｓ１０として出力する。 - 特許庁 - To provide a semiconductor integrated circuit which evaluates a PLL circuit, by applying stress to each operated component circuit in the frequency range used usually without changing the characteristics of analog circuits such as voltage controlled oscillator into low frequency, even when a reference clock signal 3 of low frequency is inputted as in the case of a burn-in test.
バーンインテスト時のように低周波数の基準クロック信号３を入力した場合にも、電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、ＰＬＬ回路の評価を可能にする半導体集積回路を提供する。 - 特許庁 - The control section 3 sets a clock function in a display section 5 on the basis of the result of this voice recognition and allows the display section 5 to display the result.
このとき、既に音声認識部４は動作を開始している状態にあるので、音声認識部４は時報サービスの音声信号入力時点で直ちに動作し、安定確実に音声認識動作を行い、音声認識結果を制御部３へ通知する制御部３はこの音声認識結果に基づいて、表示部５内の時計機能を設定し、表示部５に表示させる。 - 特許庁 - Prior to the financial transactions the financial account holder initiates an authentication session with financial institution back office by accessing its central processing unit (CPU) and a database (DB) installed in the back office of the financial institutions, which are assigned to an embedded privacy and security layer (EPSL) architecture having automated "clock controlled" AAA sessions.
金融取引の前に、金融口座保持者は、専用通信回線を利用して、自動化された「クロック制御」ＡＡＡセッションをもつ組み込み式プライバシー＆セキュリティ・レイヤ（ＥＰＳＬ）アーキテクチャに配置された金融機関事務部門中央処理装置（ＣＰＵ）及びデータベース（ｄＢ）にアクセスすることにより、金融機関事務部門と認証セッションを開始する。 - 特許庁 - The control CPU 12 also controls an actual radio communication frequency and controls so as not to transmit and receive the data 15, when a transmitting/receiving frequency becomes integral multiple of a data clock frequency to each additional function apparatus or an operating frequency of the additional function apparatus and comes under their influence, which improves the radio characteristics.
制御CPU１２は実際の無線通信周波数の制御も行い、送受信周波数がそれぞれの付加機能装置へのデ−タクロック周波数、または付加機能装置の動作周波数の整数倍となりその影響を受けているときは、デ−タ１５の送受信を行なわないように制御することで無線特性の向上が実現出来る。 - 特許庁 - Data from an input register 10 are inputted to a redundant combinational logic circuit 30, respectively as paired signals comprised of regular bits and redundant bits by a redundant bit encoder 20, and the regular bits of the paired signals outputted from the redundant combinational logic circuit 30 are inputted to an output register which is operated by a forward rotation clock CLK.
入力レジスタ１０からの各データを冗長ビットエンコーダ２０で正規ビットと冗長ビットからなるペア信号としてそれぞれ冗長組合せ論理回路３０に入力し、その冗長組合せ論理回路３０から出力するペア信号の正規ビットを正転クロックＣＬＫで動作する出力レジスタに入力させる。 - 特許庁 - To provide a semiconductor integrated circuit device having a test function capable of testing process operations by use of a various-purpose logic tester when testing the semiconductor integrated circuit device in a semiconductor integrated circuit device for processing a data signal while inputting a data signal in response to a high-speed clock.
本発明は、高速のクロックに対応したデータ信号が入力されるとともに該データ信号を処理する半導体集積回路装置において、該半導体集積回路装置をテストする際に汎用のロジックテスタを使用してその処理動作のテストを行うことが可能なテスト機能を有する半導体集積回路装置を提供することを目的とする。 - 特許庁 - The filter/processing apparatus 216 examines the smoothed error signal ERR_PTS and adjusts the audio decompression apparatus 212, such that an audio frame is skipped or repeated, when rough synchronization control is required, or supplies a control signal to an audio time axis 215 to adjust audio processing clock signal frequency, when fine control is required.
フィルタ／処理装置２１６は、平滑にされた誤差信号ＥＲＲ_ＰＴＳを検査し、粗い同期調節が必要であれば、音声フレームをスキップするかまたは繰り返すように音声復元装置２１２を調整し、細かい調節が必要であれば、音声時間軸２１５に制御信号を供給して、音声処理クロック信号の周波数を調節する。 - 特許庁 - This system includes a step of calculating an oscillator skew value from the sample, a step of setting the micro steering rate value to be equal to the inverse of the calculated oscillator skew value, and a step of adjusting the physical clock value using the micro steering rate value and correcting a potential oscillator skew error occurring in an oscillator crystalline lens in the computing device.
更に、このシステムは、サンプルから発振器スキュー値を計算するステップと、計算した発振器スキュー値の逆に等しく微細ステアリング・レート値を設定するステップと、微細ステアリング・レート値を利用して物理クロック値を調整し、コンピューティング・デバイスにおける発振器水晶体において生じる潜在的な発振器スキュー誤差を補正するステップと、を含む。 - 特許庁 - This semiconductor device for outputting the transition information of an internal bus signal to the outside is provided with an internal bus information acquisition circuit for generating the transition information of the internal bus signal based on a difference between the transition timing of the internal bus signal and the transition timing of a first clock signal in a predetermined cycle.
本発明の半導体装置は、内部バス信号の遷移情報を外部へと出力することが可能な半導体装置であって、前記内部バス信号の遷移タイミングと、所定の周期の第１クロック信号の遷移タイミングとの差に基づいて前記内部バス信号の遷移情報を生成する内部バス情報取得回路とを有する。 - 特許庁 - To evade the machine locking of an image processing apparatus by inhibiting the execution of a prescribed operation accompanied by the transfer of image data under the condition that the transfer of the image data cannot be normally processed, in the image processing apparatus for transferring the image data within the apparatus by a clock synchronizing serial transfer system.
クロック同期シリアル転送方式により装置内における画像データの転送が行われる画像処理装置であって，その画像データの転送を正常に処理し得ない状況下における画像データの転送を伴う既定動作の実行を禁止することにより当該画像処理装置のマシンロックを回避することのできる画像処理装置を提供すること。 - 特許庁 - The filter/processor 216 inspects the smoothed error signal ERR_PTS and adjusts the audio restoring device 212 so as to skip or repeat an audio frame when rough synchronization control is required, or adjusts a frequency of an audio processing clock signal by supplying a control signal to an audio time axis circuit 215 when fine adjustment is required.
フィルタ／処理装置２１６は、平滑にされた誤差信号ＥＲＲ_ＰＴＳを検査し、粗い同期調節が必要であれば、音声フレームをスキップするかまたは繰り返すように音声復元装置２１２を調整し、細かい調節が必要であれば、音声時間軸２１５に制御信号を供給して、音声処理クロック信号の周波数を調節する。 - 特許庁 - A lithium niobate (LiNbO_3) optical waveguide 108 having a domain-inverted structure is used as a nonlinear optical switch and glass waveguides 105 and 110 are joined with an input/output end of the optical waveguide 108 to realize functions of receiving, branching, and coupling signal light and clock light needed for modulation and multiplexing and making timing adjustments.
非線形光学スイッチとしてドメイン反転構造を有するニオブ酸リチウム（ＬｉＮｂＯ_３）光導波路１０８を用い、この光導波路１０８の入出力端にガラス導波路１０５，１１０を接合して変調・多重に必要とされる信号光およびクロック光の入射、分岐、結合ならびにタイミング調整の機能を実現する。 - 特許庁 - To suppress influence of a clock signal and a portion of a harmonic signal from portable equipment which has a screen like a mobile phone, a portable game machine, a portable computer and a portable dictionary, and generates an image to be displayed on the screen with a signal from an image forming means.
本発明は、携帯電話、携帯式のゲーム機、携帯式のコンピュータ、携帯式の辞書等のように、画面を有し、その画面に対して画像形成手段からの信号で画像を形成する携帯機器に関するもので、携帯機器からのクロック信号やその高調波信号の一部による影響を抑制することを目的とするものである。 - 特許庁 - A control is implemented so as to change the time in the timing means by the input time amount and collectively transmit the changed time to the slave clock.
親時計はＧＰＳ受信手段で受信したＧＰＳ衛星からの正確な時刻により計時手段を正確な時刻に修正し、船の移動による時差の変更で時刻変更が必要になった場合、入力手段から変更を行う時間値を入力し、入力された時間値の分だけ計時手段の時刻を変更し子時計に向け一斉送信する制御を行う。 - 特許庁 - Provided is the RFID reader reading data from an RFID tag using a wireless connection over a specified frequency bandwidth, including a transmitting unit synthesizing sequentially and cumulatively frequency control signals generated every clock, mixing the synthesized specific frequency signal and a fixed frequency signal, and as a result outputting an RF signal.
所定の周波数帯域を利用して無線方式でＲＦタグから各種データを読み出すＲＦＩＤリーダは、クロック毎に発生した周波数制御信号を順次累積して合成し、その合成された特定周波数信号と固定周波数とをそれぞれ混合し、その混合結果によるＲＦ信号を出力する送信ユニットを含む。 - 特許庁 - When a microcomputer 2 outputs measurement data stored in a data compression circuit 17 composed of a linear feedback register to this test device 3, by shifting out the measurement data in synchronism with monitor clock signals outputted from the test device, test data outputted from all the microcomputer 2 are synchronously read to the test device 3.
マイクロコンピュータ２が、リニアフィードバックレジスタからなるデータ圧縮回路１７に格納された測定データをテスト装置３に出力する際に、テスト装置から出力されるモニタクロック信号に同期して測定データをシフトアウトすることにより、全てのマイクロコンピュータ２から出力される試験データを同期させてテスタ装置３に読み込むことができる。 - 特許庁 - This digital circuit device comprises: a signal pattern generation circuit 1-1 generating a regular cyclic digital signal pattern in synchronization with the clock signal that is a target of disturbance detection; and a signal pattern validity confirmation circuit 1-2 checking whether the cyclic digital signal pattern outputted from the signal pattern generation circuit 1-1 coincides with prescribed regularity or not.
擾乱検出の対象のクロック信号に同期して規則的なサイクリックディジタル信号パターンを生成する信号パターン生成回路１−１と、信号パターン生成回路１−１から出力されるサイクリックディジタル信号パターンが所定の規則性と合致するかをチェックする信号パターン妥当性確認回路１−２とから成る。 - 特許庁 - The logical simulation device according to this invention comprises a selection means 2 for selecting from sequence circuits only those sequence circuits whose output is a clock signal, a preceding means 3 for preprocessing logical simulation of the sequence circuits selected by the selection means 2, and a continuation means 4 for executing the logical simulation of other sequence circuit configurations.
本発明の論理シミュレーション装置は、順序回路のうち順序回路の出力がクロックである順序回路を選別する選別手段２と、選別手段２より選別された順序回路の論理シミュレーションを先行する先行手段３と、他の順序回路構成の論理シミュレーションを行う続行手段４とを備える。 - 特許庁 - A transfer gate circuit 50 for controlling the input/output of an input pulse signal, a latch circuit 60 for holding a pulse signal input via the transfer gate circuit 50 for a fixed period, and an output circuit 70 for outputting the pulse signal output from the latch circuit 60 as a driving clock are formed by using a complementary circuit technology.
入力パルス信号の入出力を制御するトランスファーゲート回路５０、トランスファーゲート回路５０を経由して入力されるパルス信号を一定期間保持するラッチ回路６０、およびラッチ回路６０から出力されるパルス信号を駆動クロックとして出力する出力回路７０を相補性回路技術を用いて形成しておく。 - 特許庁 - A phase comparator 10 in a PLL circuit outputs a comparative output signal PDP indicating a phase error between a synchronizing signal SYN contained in a video signal and a phase comparing signal BLK, and a VCO 30 outputs a clock signal CK of a frequency corresponding to a DC voltage given from an LPF 20 that integrates the comparative output signal PDP.
本ＰＬＬ回路における位相比較器１０は、映像信号に含まれる同期信号ＳＹＮと位相比較信号ＢＬＫとの位相誤差を示す比較出力信号ＰＤＰを出力し、ＶＣＯ３０は、比較出力信号ＰＤＰを積分するＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。 - 特許庁 - The display driver 200 includes a shift register for shifting the shift start signal based on a given shift clock and outputting the shifted output, and data latches having a plurality of FF each of which holds the gradation data based on the shifted output of the shift register, and outputs the data signals corresponding to the gradation data held by the data latches to the data lines.
表示ドライバ２００は、所与のシフトクロックに基づいてシフトスタート信号をシフトしてシフト出力を出力するシフトレジスタと、各ＦＦがシフトレジスタのシフト出力に基づいて階調データを保持する複数のＦＦを有するデータラッチとを含み、データラッチに保持された階調データに対応したデータ信号をデータ線に出力する。 - 特許庁 - An input signal judging circuit 16 judges a signal input into a serial interface terminal as the signal for setting the reference point, and outputs an ON-signal to an angle calculation circuit 10 via a reference point setting circuit 11, when a serial clock signal SCLK is maintained high for a fixed time after a chip selection signal CSCLK gets active.
入力信号判断回路１６は、チップセレクト信号ＣＳＣＬＫがアクティブになった後、シリアルクロック信号ＳＣＬＫがハイで一定時間保持されていると、シリアルインターフェース端子に入力された信号が基準点設定のための信号であると判断して、基準点設定回路１１を介して角度計算回路１０にオン信号を出力する。 - 特許庁 - A control device 50 can determine the number of semiconductor devices 10 wherein the contact between external terminals and contact terminals is imperfect, based on the values of divided voltages by first resistors R1 and fifth resistors R5, and the values of divided voltages by second resistors R2 and sixed resistors R6, which are detected as a clock signal SCK and a data signal SDA.
制御装置５０は、クロック信号ＳＣＫおよびデータ信号ＳＤＡとして検出される、第１の抵抗Ｒ１と第５の抵抗Ｒ５の電圧分圧および第２の抵抗Ｒ２と第６の抵抗Ｒ６の電圧分圧の値に基づいて、外部端子−端子間に接触不良が発生している半導体装置１０の個数を特定することができる。 - 特許庁 - To provide an image forming apparatus which can remove an unnecessary signal level by speedily discharging a capacity component by outputting an L level to a transmission control signal (TRDY 30b) of an interface synchronizing clock (IFCLK 30a) and thus pulling the TRDY 30b down to the L level when a transmission/reception switching signal (DIR 30d) is switched to.
送受信切換信号（ＤＩＲ３０ｄ）の切り換わった時に、インタフェース同期クロック（ＩＦＣＬＫ３０ａ）の送信制御信号（ＴＲＤＹ３０ｂ）にＬレベルを出力し、ＴＲＤＹ３０ｂをこのＬレベルにプルダウンすることにより、容量成分を速やかに放電させて不要な信号レベルの除去が可能な画像形成装置を提供する - 特許庁 - The sheet post-processor is constituted so that the sheets are pressed by a bundle pressing member 521 and the sheets are cut by a rotating blade 501, and also, provided with a cutter motor 521 for driving the rotating blade 501, an encoder disk 523 for detecting the load of the cutter motor 521 and a cutter clock sensor 522.
本発明に係るシート後処理装置及び画像形成装置の代表的な構成は、シートを束押さえ部材５３１にて押圧し、前記シートを回転刃５０１にて切り揃えるシート後処理装置において、回転刃５０１を駆動するカッターモータ５２１と、カッターモータ５２１の負荷を検出するエンコーダ円盤５２３、カッタークロックセンサ５２２と、を備えたことを特徴とする。 - 特許庁 - Each switching edge of attached data superimposed on the VBI data is detected and a sampling clock whose phase is set again on the basis of the detected switching edge is generated so as to extract the VBI data with high accuracy without receiving accumulated effects of fluctuation or missing of a synchronizing signal and superimposed data due to jitter of a transmission path and a VTR.
重畳されているＶＢＩ付加データの切替りエッジを検出し、検出した切替りエッジを素にサンプリングクロックの位相を再設定したクロックを生成する事で、伝送経路やＶＴＲのジッタによる同期信号や重畳データの揺れや欠けの影響を蓄積して受ける事無く、精度良くＶＢＩデータを抽出する事が出来る。 - 特許庁 - To attain a high quality image by securing a sufficient dot-clock while coping with broadening or speeding-up of an image forming apparatus A comprising: an exposure means U including light sources 70R, 70G, 70B, a polygon mirror 78, and fθ lens 79; and a conveyance means 9 for conveying the photosensitive material P at a predetermined conveyance speed.
光源７０Ｒ，７０Ｇ，７０Ｂと、ポリゴンミラー７８と、ｆθレンズ７９と、を有する露光手段Ｕと、感光材料Ｐを所定の搬送速度で搬送させる搬送手段９と、を備えた画像形成装置Ａにおいて、画像形成装置Ａの幅広対応化又は高速化を図りつつ、十分なドットクロックの確保による高画質化を達成する。 - 特許庁 - The clock equipped with a calendar function comprises the driving mechanism, time wheels, the first day wheel 512 for displaying the one's place of the date, the second day wheel 522 for displaying the ten's place of the date, and a program wheel 540 for rotating the first day wheel 512 and the second day wheel 522 intermittently on the basis of the operation of the driving mechanism.
カレンダ機構付き時計は、駆動機構と、時刻表示車と、日付のうちの一の位を表示する第一日車５１２と、日付のうちの十の位を表示する第二日車５２２と、駆動機構の作動に基づいて、第一日車５１２および第二日車５２２を、それぞれ間欠的に回転させることができるプログラム車５４０とを備える。 - 特許庁 - By employing the constitution of selecting one of the plurality of tables, when there is a difference in phase between a clock for generating an internal reference wave and the inputted modulation signal, the phase of the internal reference wave is adjusted so as to eliminate the phase difference, and an operation for demodulation is carried out by phase-aligned waveforms.
そして複数のテーブルのうちで１つを選択できる構成をとることにより、内部基準波を生成するクロックと入力される変調信号の位相に差がある場合でも、その位相差を解消するように内部基準波の位相を調整し、位相のそろった波形で復調のための演算を行うことができるようにする。 - 特許庁 - This radiation noise attenuating method reduces a current loop area caused by a high frequency current and attenuates radiation noise by suppressing the high frequency current including high frequency components that become the causes of the radiation noise from a normal clock output buffer circuit 1 side and signal distortion by an inductor 4 and also transmitting it to the ground through a capacitor 3.
通常クロック出力バッファ回路１側からの放射ノイズ及び信号の歪みの原因となる高周波成分を含む高周波電流をインダクタ４によって抑制するとともに、コンデンサ４を介してグランドに送出させるようにすることで、高周波電流による電流ループ面積を減少させ、放射ノイズを減衰させる。 - 特許庁
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- 原題：”A DOG OF FLANDERS”
邦題：『フランダースの犬』 - This work has been released into the public domain by the copyright holder. This applies worldwide.
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Copyright (C) 2003 Kojiro Araki （荒木 光二郎）
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プロジェクト杉田玄白正式参加作品。
- 原題：”A DOG OF FLANDERS”
