「clock」を含む例文一覧(25749)
＜前へ 1 2 .... 500 501 502 503 504 505 506 507 508 .... 514 515 次へ＞- The scan testing method for scan-testing a semiconductor integrated circuit having a plurality of blocks to perform functional operations comprises a step of exclusively isolating each of the plurality of blocks to be tested from other blocks during the scan test, and a step of feeding a scan clock with deviated phase for each block to be tested.
機能動作を行なう複数のブロックを有する半導体集積回路をスキャンテストする方法であって、スキャンテスト時に複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションするステップと、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給するステップとを有することを特徴とするスキャンテスト方法を提示する。 - 特許庁 - To provide a high voltage switch circuit of a NAND type semiconductor device which can sufficiently generate path voltage highly and enhance efficiency in a high-voltage switch without significantly affecting an area for a chip by boosting a clock signal used in generating the path voltage for impressing a gate for a high-voltage transistor.
高電圧トランジスタのゲートに印加するパス電圧の生成時に使用されるクロック信号を上昇させることにより、チップの面積に大きく影響を与えないでパス電圧を十分高く生成することができて高電圧スイッチの効率を向上させることが可能なＮＡＮＤ型半導体装置の高電圧スイッチ回路を提供する。 - 特許庁 - This integrated circuit operates based on an inputted clock, and is provided with a plurality of the DMA circuits, a first registers each corresponding to each DMA circuit, and a control means which stops supply of clocks to the corresponding DMA circuits when prescribed value is set to the first register.
入力したクロックに基づいて動作を行なう集積回路であって、複数のＤＭＡ回路と、それぞれのＤＭＡ回路に対応した第１のレジスタと、前記第１のレジスタに所定の値が設定されている場合に、対応するＤＭＡ回路へのクロック供給を停止する制御手段とを備えることを特徴とする集積回路。 - 特許庁 - To accurately detect unlock that periodically occurs in a burst manner in a PLL circuit and to accurately determine a clock system to be a core of a digital signal circuit that can flexibly correspond even to a change in an ambient temperature and abnormality of a frequency to be reference of a carrier frequency of a radio part.
解決しようとする課題は、ＰＬＬ回路において周期的及びバースト的に生じるアンロックの検出を正確に行い、また、周囲温度の変化にも柔軟に対応することができるディジタル信号回路の中核となるクロック系及び無線部の搬送周波数の基準となる周波数の異常を正確に判断することを可能にすることである。 - 特許庁 - A control register CTR includes a first register DRR setting the dividing ratio in the dividing circuit 2021, a second register CNR setting the number of clock signals in one horizontal period counted by the counter circuit 2022, and a third register TMR setting the pulse width of the control signals output from the switching signal generating circuit 2023.
制御レジスタＣＴＲは、分周回路２０２１における分周比を設定する第１レジスタＤＲＲ、カウンタ回路２０２２により計数される１水平期間中のクロック信号の数を設定するための第２レジスタＣＮＲ、切替え信号生成回路２０２３から出力される制御信号のパルス幅を設定するための第３レジスタＴＭＲを含む。 - 特許庁 - Alternatively, when the communication data log such as the calling information, the internal error information and the patient information transmitted on the corridor lamp line are stored in the memories of the corridor lamps along with communication hours and displayed on the screens of the display parts as necessary, the communication hours are matched with the hour counted by a real time clock of a nurse call master machine 30.
また、廊下灯ライン上を伝送される呼出情報、内部エラー情報、患者情報等の通信データログを、通信時刻とともに廊下灯のメモリに記憶させ、必要に応じて表示部の画面上に表示させるにあたって、この通信時刻は、ナースコール親機３０のリアルタイムクロックにて計時されている時刻と整合性がとられる。 - 特許庁 - In drive circuits DG1-DG3 loaded with the LED drivers, a single signal line for transmitting drive data and a single signal line for transmitting a shift clock in synchronism with the drive data are connected to a performance control board 51 respectively, and a signal line of a latch signal and a signal line of a mode control signal are connected in parallel to all the drive circuits.
ＬＥＤドライバを搭載する駆動回路ＤＧ１〜ＤＧ３では、駆動データを伝送する単一の信号線と、駆動データに同期してシフトクロックを伝送する単一の信号線とが各々演出制御基板５１に接続されるが、ラッチ信号の信号線と、モード制御信号の信号線とは、全ての駆動回路に並列的に接続される。 - 特許庁 - An input signal change detection unit 20 inputs an input signal Si, having a duty ratio of about 50% and frequency F and outputs a change point detection signal PR/SH, each time the change point thereof is detected, and a frequency multiplication unit 40 has an N-stage shift register to which a clock signal having a frequency 2×N×F (N: an even integer ≥2) is input.
入力信号変化検出部２０はデューティ比約５０％で周波数Ｆの入力信号Ｓｉを入力してその変化点を検出する毎に変化点検出信号ＰＲ／ＳＨを出力し、周波数逓倍部４０は周波数２×Ｎ×Ｆのクロック信号（Ｎは２以上の偶数の整数）が入力されたＮ段のシフトレジスタを有する。 - 特許庁 - When testing the A-D conversion circuit 3, an input pulse Pin is inputted to a delay unit DU(1) on a first stage and operated in a test mode during which a sampling term TS is shorter than a real mode (actual use), so that the ring delay circuit 30 is tested and separately, the test clock CKT is inputted and operated to test the counter 36.
このＡ／Ｄ変換回路３の試験を行う時には、初段の遅延ユニットＤＵ（１）に入力パルスＰｉｎを入力し、サンプリング周期ＴＳが実モード（実使用）時より短いテストモードで動作させることで、リング遅延回路３０の試験を行い、これとは別に、テストクロックＣＫＴを入力して動作させることで、カウンタ３６の試験を行う。 - 特許庁 - Clocks that are shifted by one bit each in a light input data signal with a frequency being 1/n of a bit rate of the signal received by the photodiode 11 are fed to clock input terminals 7(1)-7(n) of the mobiles 6(1)-6(n) to separate and extract multi-channel low speed electric signals from the light input data signal of one channel.
フォトダイオード１１に入力する光入力データ信号のビットレートの1/nの周波数で同光入力データ信号の１ビットずつずれたクロックを、各モービル６(1)〜６(n)のクロック入力端子７(1)〜７(n)に印加して、１チャネルの光入力データ信号から多チャネルの低速化した電気信号を各出力端子８(1)〜８(n)より分離抽出する。 - 特許庁 - To prevent a health care system from erroneously setting the time and date of a clock used in the determination of the time and date for obtaining biological information or prevent the set time and date from shifting gradually; to correctly set the clocks of biological information acquisition means arranged in a plurality of locations in different time zones, so that the clocks are adjusted to the exact local dates and times.
本発明は、健康管理システムにおいて、生体情報の取得日時の決定に用いられる時計の日時が誤って設定されたり次第にずれたりするのを防止すると共に、タイムゾーンが異なる複数の場所に配置された生体情報取得手段の時計を現地日時に正しく合わせることを課題とする。 - 特許庁 - The operation control circuits 107a and 107b acquire from the MAC block 108, whether or not optical signals are input to the optical receiver, and controls the SWs 114a and 114b thereby to cut the supply of the clock signals from the VCOs 113a and 113b to the FFs 104a and 104b during a time period when the optical signals are not input to the optical receiver.
動作制御回路１０７ａ，１０７ｂは、光受信器への光信号の入力の有無をＭＡＣブロック１０８から取得し、光信号の光受信器への入力がない時間に、ＶＣＯ１１３ａ，１１３ｂからＦＦ１０４ａ，１０４ｂへのクロック信号の供給を遮断するようにＳＷ１１４ａ，１１４ｂを制御する。 - 特許庁 - In the delay amount control circuit 210, an output signal of a voltage controlled oscillator 211 is constituted by connecting a plurality of stages of delay elements 211a having the same constitution as each delay element 221 of the delay circuit 220 in ring-form, and is locked at a position where the delay amount of the delay element 211a becomes integer-th part of a single period of a reference clock.
この遅延量制御回路２１０では、遅延回路２２０の各遅延素子２２１と同一の構成を有する複数段の遅延素子２１１ａをリング状に接続して構成される電圧制御発振器２１１の出力信号を、遅延素子２１１ａの遅延量が基準クロックの１周期の整数分の１となるところでロックする。 - 特許庁 - The electronic device comprises a precision thermistor 1 connected to multivibrator 2 as a variable charging element, microcontroller 3 incorporating counter timer 4, clock transmitter 5, data I/O section 10, band-stop filter 14 and power control I/O section 8; IR induction photosensor 7; and RF transmitter containing modulator and antenna 6.
電子機器は、マルチバイブレータ２に可変充電素子として接続された精密なサーミスタ１と、カウンタータイマー４とクロック発信機５とデータ入出力部１０と帯域阻止フィルター１４と電源制御入出力部８を内蔵するマイクロ制御器３と、ＩＲ感応フォト検出器７と、変調器とアンテナ６を内蔵するＲＦ送信機とからなる。 - 特許庁 - The digital signal processor 74 removes as clock noise a frequency band that always appears and has substantially no spectrum variations in a predetermined period, uses a frequency band that has a relatively large spectrum variation as an FSK modulation signal according to the code contents, and outputs binary data according to the frequency band as a code signal.
また、ディジタル信号処理部７４に、常時出現し、所定期間内にスペクトラム変化がほとんど生じない周波数帯をクロックノイズとして除去させると共に、スペクトラム変化が比較的大きい周波数帯をコード内容に応じたＦＳＫ変調信号とし、その周波数帯に応じた２値化データをコード信号として出力させる。 - 特許庁 - In the synchronous detection circuit for carrying out a full-wave rectification process and a smoothing process by using a switched capacitor circuit, supplying form of two-phase clock to a singel switched capacitor circuit is switched according to an input signal so that the single switched capacitor circuit can function selectively as a positive phase integrator and an opposite phase integrator in this constitution.
スイッチドキャパシタ回路を用いて両波整流処理及び平滑処理を行う同期検波回路において、単一のスイッチドキャパシタ回路への２相クロックの供給形態を入力信号に応じて切り替えることにより、上記単一のスイッチドキャパシタ回路が選択的に正相積分器及び逆相積分器として機能し得るように構成する。 - 特許庁 - To accurately apply circuit processing to a received optical pulse signal without malfunction even when a phase of a clock pulse of a light receiving side is advanced or delayed with respect to an input pulse signal by generating a synchronizing signal in a pseudo way even in the case of an asynchronous type photoelectric sensor wherein an oscillation circuit is respectively provided on a light projection side and a light receiving side.
投光部側と受光部側にそれぞれ発振回路を有している非同期型の光電センサの場合でも、擬似的に同期信号を作成して、入力パルス信号に対して受光部側のクロックパルスの位相が進んだり、遅れたりした場合でも、誤動作せずに、受光したパルス信号を正確に回路処理できるようにすること。 - 特許庁 - A delay adjusting circuit wherein ≥2 delay circuits having different delay times are arrayed side by side is arranged and characteristics of the TFTs are detected to properly adjust the delay time of a clock signal, so that the timing of an analog switch which supplies a video signal is adjusted to display an image which is uniform and free of a ghost on the screen.
遅延時間が異なる２以上の遅延回路を並列した遅延調節回路を設け、ＴＦＴの特性を検出して、クロック信号の遅延時間を適宜調節することによって、映像信号を供給するアナログスイッチのタイミングを調整し、画面内において均一でゴーストのない画像表示を可能とすることができる。 - 特許庁 - In addition, the stream processing part 23 associates a detected bitstream storage position of the intra-frame encoded image in the storing part 24 with a PCR (program clock reference) included in bitstreams that are received when the bitstreams of the intra-fram encoded image are detected to be position and time information and uses the position and time information to generate index information.
また、ストリーム処理部２３は、記憶部２４における検出したフレーム内符号化画像のビットストリーム記憶位置と、このフレーム内符号化画像のビットストリームを検出したとき受信したビットストリームに含まれていたＰＣＲとを関係付けて位置時間情報とし、この位置時間情報を用いてインデックス情報を生成する。 - 特許庁 - To provide an oscillation circuit and an electronic circuit which can protect a principal circuit thereof from any surge voltage intruding from the outside through the input-output terminals, and which can oscillate at a stable frequency without being affected by changes in the power supply voltage of the oscillation circuit; and to provide a semiconductor device, a clock, and electronic equipment that are provided with these circuits.
入出力端子を介して外部から侵入するサージ電圧から前記主要回路部分を保護することができ、しかも発振回路の電源電圧の変動の影響を受けることなく、安定した周波数で発振することができる発振回路、電子回路、これらを備えた半導体装置、時計及び電子機器を提供すること。 - 特許庁 - A device which generates synchronism of signals of intermediate layers like a transport layer or multiple layers of a compressed multilayer video signal includes a counter 23 which responds to a system clock 22 at an encoding terminal of a system, and a counted value is embedded in a signal of the transport layer by a processing device 13 according to a predetermined schedule.
圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁 - To provide a transmission apparatus, a signal transmission apparatus, a signal receiving device and transmission method, a signal transmission method, and a signal receiving method, capable of overcoming problems of meta-stable and suppressing delay of signals showing, for example, control information or the like when devices on the transmitting side and the receiving side with mutually different operation clock frequencies transmit/receive the signal.
互いに動作クロック周波数の異なる送信側及び受信側の装置が例えば制御情報などを表す信号を送受信する際に、メタステーブルの問題を解消し且つ当該信号の遅延を抑制することができる伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法を提供する。 - 特許庁 - To provide a doze prevention device for vehicle which starts an alarm (alarm clock) of a portable terminal even when a vehicle is in a stopping state, and the vehicle is powered-off, and which freely changes the strength of the vibration, the frequency, the volume or the tone of the alarm according to the preference of a driver, and reduces manufacturing cost.
車両が停止状態にあって車両の通電状態がオフになっても携帯端末のアラーム（目覚まし）を起動することができ、さらに、運転者の好みに合わせてアラームの振動の強さや、周波数、音の大きさ、音色などを自由に変更でき、製造コストを削減できる車両用居眠り防止装置を提供することを課題とする。 - 特許庁 - This watchdog timer 2 includes: a counter 11 for counting a clock signal; and a means 12 for controlling the counter 11 according to a standby request signal as an instruction signal to set a microcomputer 1 to a standby state and an inhibit signal configured of the logical sum of a standby status signal showing that the microcomputer 1 is set to the standby state.
本発明に係るウォッチドッグタイマ２は、クロック信号をカウントするカウンタ１１と、マイクロコンピュータ１をスタンバイ状態にする指示信号としてのスタンバイ要求信号、及びマイクロコンピュータ１がスタンバイ状態にあることを示すスタンバイ・ステータス信号の論理和からなるインヒビット信号により、カウンタ１１を制御する手段１２とを備える。 - 特許庁 - A phase detection circuit includes a latch circuit that selects a preparation operation state before phase comparison or a circuit operation state after the phase comparison, to hold one of outputs used for generation of two pulse signals on an advance phase side and a delay phase side, based on an OR signal and an AND signal of two clock signals to be subjected to phase comparison.
位相検出回路は、位相比較を行う２つのクロック信号の論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備えている。 - 特許庁 - The first transmitter 120 includes a digital processing part 30 and an analog processing part 35, wherein the digital processing part 30 includes data processing units 31 and 33, a memory 32, a transmission path 34, a control register 36, a transmission timer 3420 and a transmission control unit 3421, and the analog processing part 35 includes a transmission clock generation part 350 and a transmission output part 351.
第１送信器１２０はデジタル処理部３０とアナログ処理部３５を含み、デジタル処理部３０はデータ処理ユニット３１、３３とメモリ３２と送信パス３４と制御レジスタ３６と送信タイマー３４２０と送信制御ユニット３４２１を含み、アナログ処理部３５は送信クロック生成部３５０と送信出力部３５１を含む。 - 特許庁 - To easily confirm a date and a day of the week while chanting the prayers by including a fully automatic calendar in a liquid crystal memorial tablet type deceased person's photograph display calendar type death register, to confirm the present time by including also a radio clock with a timer and to notify a user of the end time by an alarm by setting a prayer chanting time.
液晶位牌型遺影表示カレンダー式過去帳にフルオートカレンダーを内蔵することにより、唱題しながら年月日・曜日を簡単に確認することができ、またタイマー付き電波時計も内蔵することより、現時点の時刻を確認することもできるし、唱題の時間を設定して、終了時間をアラームで知らせることもできる。 - 特許庁 - When an investigation object variable (signal or register) 111, a clock signal name 112 and an RTL source code 113 for defining/referring to the variable and the name are inputted to a verification support device 100 as an input value 110, the verification support device 100 outputs a delay cycle number 121 related to the investigation object variable 111 as an output value 120.
検証支援装置１００によって、入力値１１０として調査対象変数（信号やレジスタ）１１１およびクロック信号名１１２と、それらを定義・参照しているＲＴＬのソースコード１１３が入力されると、調査対象変数１１１についての遅延サイクル数１２１を出力値１２０として出力する。 - 特許庁 - In the memory device 410, a first step of detecting a sync_pulse SYNC_PULSE with the rising edge and the falling edge of the internal clock INTERNAL_CLK, a second step of transmitting the detection result of the sync pulse SYNC_PULSE to a memory controller 460, and a third step of tuning the timing of the command by the memory controller 460 are executed.
メモリ装置４１０において、内部クロックＩＮＴＥＲＮＡＬ＿ＣＬＫの立上がりエッジと立下がりエッジとでシンクパルスＳＹＮＣ＿ＰＵＬＳＥを検出する第１のステップと、シンクパルスＳＹＮＣ＿ＰＵＬＳＥの検出結果をメモリコントローラ４６０に伝達する第２のステップと、メモリコントローラ４６０がコマンドのタイミングをチューニングする第３のステップとが実行されることを特徴とする。 - 特許庁 - To provide a characteristic impedance measuring system and its measuring method which can input a step pulse from a step pulse generator to an object to be measured, and reduce the difference from the characteristic impedance of the object to be measured caused by a measuring frequency of the characteristic impedance measured by using a clock pulse generator and calculated.
ステップパルスジェネレーターからステップパルスを被測定物に入射し、特性インピーダンスを測定する特性インピーダンス測定装置において、クロックパルスジェネレーターを用いて測定して算出した特性インピーダンスが、被測定物の特性インピーダンスとの測定周波数に起因する差異を減少できる、特性インピーダンス測定装置およびその測定方法を提供する。 - 特許庁 - Each of the arithmetic processing circuits 2, 3 outputs data Da, Db to the other arithmetic processing circuits 3, 2 in synchronization with the clock signal CLK0 upon input of the time-up signals TUPa, TUPb, mutually collates data DATAa, DATAb and outputs alternate signals CMPa, CMPb indicating the collated results to a collation circuit 4.
演算処理回路２，３は、それぞれ、この計時完了信号の入力を契機に、クロック信号ＣＬＫ０に同期してデータＤａ，Ｄｂを他方の演算処理回路３，２に出力して、データＤＡＴＡａ，ＤＡＴＡｂを互いに照合し、その照合結果を示す交番信号ＣＭＰａ，ＣＭＰｂを照合回路４に出力する。 - 特許庁 - The delay circuit is provided which includes: a delay unit configured to receive a clock signal, delay an input signal sequentially by a predetermined time interval, and output a plurality of first delayed signals; and an option unit configured to select one of the plurality of first delayed signals based on one or more select signals, and output a second delayed signal.
クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第１ディレイ信号を生成するディレイ部と、一つ以上の選択信号によって前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するオプション部と、を含むディレイ回路を提供する。 - 特許庁 - An optical disk drive comprises means (11) for converting a pulse reproduction signal into a temporal discretized signal at a channel clock frequency, means (71) for suppressing a bright-line spectrum resulted from a pulse drive light-emission from a laser source in the temporal discretized signal, and means (72) for suppressing a high frequency component of the reproduction signal in the temporal discretized signal.
パルス再生信号をチャネルクロック周波数で時間的離散化信号に変換する手段（１１）と、その時間的離散化信号中のレーザ光源のパルス駆動発光に由来する輝線スペクトルを抑圧する手段（７１）と、その時間的離散化信号中の再生信号の高調波成分を抑圧する手段（７２）とを有する光ディスクドライブとする。 - 特許庁 - To provide an AC-DC conversion apparatus capable of opening and closing a switch means at a preset instruction voltage phase of an AC power supply even if a clock frequency of a microcomputer shifts, to provide a motor drive device having the AC-DC conversion apparatus, and to provide an air conditioner, refrigerator, heat pump water heater, washing machine, and vacuum cleaner, which are equipped with the motor drive device.
マイコンのクロック周波数がずれた場合であっても、予め設定した交流電源の指令電圧位相でスイッチ手段を開閉することができる交流直流変換装置、それを備えたモーター駆動装置、並びにそのモーター駆動装置を搭載した空気調和機、冷蔵庫、ヒートポンプ式給湯機、洗濯機及び掃除機を得る。 - 特許庁 - The pulse generation means 20 includes a second data importing/storing part 231 of a structure identical or equivalent to that of the first data importing/storing part, generates pulse signals PLS in a pulse width zone for an importing time of input data in the second data importing/storing part 231 from clock signals CLK, and supplies the generated pulse signals to the first data importing/storing part as latching pulses.
パルス発生手段２０は、第１のデータ取込記憶部と同じあるいは同等の構成の第２のデータ取込記憶部２３１を備え、クロック信号ＣＬＫから、第２のデータ取込記憶部２３１における入力データの取込時間分のパルス幅区間のパルス信号ＰＬＳを生成し、ラッチ用パルスとして、第１のデータ取込記憶部に供給する。 - 特許庁 - To prevent the occurrence of interlace-specific comb noise in an imaging apparatus wherein image data is fetched from an image sensor at a frame frequency out of the frame frequency of the NTSC system, progressively written into a frame memory, and read out in an interlaced manner, and also to provide a low-cost imaging apparatus because a clock oscillator is mounted as the only oscillator according to the NTSC system.
ＮＴＳＣ方式のフレーム周波数から外したフレーム周波数で撮像素子から画像データを取り込み、フレームメモリにプログレッシブで書込み、インタレースで読み出す撮像装置におけるインタレース特有のコムノイズの発生を防止、また、実装するクロック発振器はＮＴＳＣ方式対応の発振器のみとして、低コストな撮像装置を提供する。 - 特許庁 - Also, when an opening/closing control unit 203 controls the switcher 211 to close a power supply path, the power supply control unit 110 stops a clock to a communication unit 204 which communicates with a control unit (not shown) installed in the power supply control unit 110 itself, and installed in a signal processing control unit 40 to make the communication unit 204 be inoperational.
また、開閉制御部２０３が、開閉部２１１に対して電源供給経路を閉じるように制御する場合、電源制御部１１０は、電源制御部１１０自身に備えられ、信号処理制御部４０に備えられた制御部（不図示）と通信する通信部２０４へのクロックを停止することで、通信部２０４を非動作とする。 - 特許庁 - In a system transmitting large volume video signals, such as SHV signals, a transmitter 1 constitutes frames from original video signals so that light signals of 10 GbE or 100 GbE may synchronize with a clock of the original video signals, and carries out 8 B/10 B encoding in every system corresponding to the light signals which are wavelength-multiplexed in a light module.
ＳＨＶ信号等の大容量映像信号を伝送するシステムにおいて、送信機１は、１０ＧｂＥまたは１００ＧｂＥの光信号が元の映像信号のクロックと同期するように、元の映像信号からフレームを構成し、光モジュールにて波長多重される光信号に対応した系統毎に８Ｂ／１０Ｂ符号化する。 - 特許庁 - When it is detected that the door is opened and an opening detection switch SW1 is turned ON, an auxiliary power source V_0 inputs a pulse signal to the clock signal input terminal of the flip-flop circuit FF1, inputs a Low signal to a grounded data input terminal, and thus updates stored prescribed Hi data to Low data.
補助電源Ｖ_0は、扉が開放されたことが検出されて開放検出スイッチＳＷ１がＯＮにされる場合、フリップフロップ回路ＦＦ１のクロック信号入力端子にパルス信号を入力し、接地されているデータ入力端子にＬｏｗ信号を入力することにより記憶された所定のＨｉのデータを、Ｌｏｗのデータに更新する。 - 特許庁 - To provide a portable device which has a screen and forms an image on the screen with a signal from an image forming means like a mobile phone, a portable game machine, a mobile computer, and a portable dictionary, an influence of a clock signal from the portable device and part of a harmonic signal thereof being suppressed.
本発明は、携帯電話、携帯式のゲーム機、携帯式のコンピュータ、携帯式の辞書等のように、画面を有し、その画面に対して画像形成手段からの信号で画像を形成する携帯機器に関するもので、携帯機器からのクロック信号やその高調波信号の一部による影響を抑制することを目的とするものである。 - 特許庁 - A clock input interface circuit 1 includes impedance matching/output voltage regulating resistances R11, R13, output voltage regulating resistances R12, R14, current stabilizing resistances R15, R16, an antireflection terminating resistance R17, DC level blocking capacitances C1, C2, RF bypass capacitances C3, C4, and current source transistors Q1, Q2.
クロック入力インターフェース回路１は、インピーダンス整合・出力電圧調整抵抗Ｒ１１，Ｒ１３と、出力電圧調整抵抗Ｒ１２，Ｒ１４と、電流安定化抵抗Ｒ１５，Ｒ１６と、反射防止終端抵抗Ｒ１７と、ＤＣレベル阻止容量Ｃ１，Ｃ２と、ＲＦバイパス容量Ｃ３，Ｃ４と、電流源トランジスタＱ１，Ｑ２とから成る。 - 特許庁 - An SRAM is provided with a delay circuit 34 delaying a signal ACT which becomes an activation level responding to an active command by a fixed time Td and a latch circuit 35 latching an output signal ACTD of the delay circuit 34 whenever a level of an internal clock signal intCK is varied and generating a column decoder activating signal CDE.
ＳＤＲＡＭにおいて、アクティブコマンドに応答して活性化レベルになる信号ＡＣＴを一定時間Ｔｄだけ遅延させる遅延回路３４と、内部クロック信号ｉｎｔＣＫのレベルが変化するごとに遅延回路３４の出力信号ＡＣＴＤをラッチし、列デコーダ活性化信号ＣＤＥを生成するラッチ回路３５とを設ける。 - 特許庁 - The 1st filter 1 retrieves synchronization information in a periodically repetitive step, delivers the synchronization information to its output, blocks all synchronization information produced over a prescribed number of the system clock pulses, again retrieves the succeeding synchronization information after the system clocks of the prescribed number are terminated and delivers the synchronization information to its output.
第一のフィルタ１は、周期的反復過程において、同期情報を検索し、この同期情報をその出力に伝達し、その後、所定の数のシステムクロックパルスに渡って発生する総ての同期情報をブロックし、この所定の数のシステムクロックが終了した後、再び、次の同期情報を検索し、この同期情報をその出力に伝達する。 - 特許庁 - This clock wiring driving circuit is constituted so that a count standby signal is no longer outputted from an SCL synchronizing circuit 209 and an SCL generation counter 203 starts a count operation in a rising period without synchronizing between a level of SCL wiring and a level of an output terminal of an output transistor 206 when setting for turning synchronization off is performed to an SCL synchronization on/off setting register 204.
ＳＣＬ同期オン／オフ設定レジスタ２０４に同期をオフする設定を行うと、ＳＣＬ同期回路２０９からカウント待ち信号が出力されなくなり、ＳＣＬ配線のレベルと出力トランジスタ２０６の出力端子のレベルとの間で同期することなく、ＳＣＬ生成カウンタ２０３が立ち上がり期間のカウント動作を開始する。 - 特許庁 - Each remote facility, on one hand, recovers the base frequency in the first and the second received portions, and, on the other hand, transmits to the network head a portion corresponding to time slots in the second portion received successively, after having overmodulated the clock signal included in the network head with data to be transmitted during the chosen time slots synchronized by the network head.
各遠隔設備は、一方で、第一および第二受信部分内で基本周波数を回復し、他方で、ネットワークヘッドによって同期化された選択されたタイムスロットの間、伝送データでネットワークヘッドが含むクロック信号を過変調した後で、連続して受信された第二部分の中でタイムスロットに対応する部分をネットワークヘッドに伝送する。 - 特許庁 - Output signals P1-P6 of a shift register part 23 are shifted on the basis of a clock signal CLK, and a control signals CS bar, RAS bar, CAS bar and WE bar for setting commands are generated in a control signal generation part 24 on the basis of the output signals P1-P6 of the shift register part 23 and a pattern register set previously.
クロック信号ＣＬＫに基づいてシフトレジスタ部２３の出力信号Ｐ１〜Ｐ６がシフトされ、シフトレジスタ部２３の出力信号Ｐ１〜Ｐ６と、あらかじめ設定されているパターンレジスタとに基づいて、コマンドを設定するための制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーが制御信号発生部２４で生成される。 - 特許庁 - The counter circuit 30 transmits the clock signal CK2 for a period T1 longer than the period corresponding to a valid fetching area t of the image data when a pulse of an HD signal from the image input part 21 is inputted, and stops transmission of the signal CK2 for a period T2 from elapse of the time T1 to the input of a pulse of the HD signal.
このカウンタ回路３０は、画像入力部２１からのＨＤ信号のパルスが入力されると、画像データの有効取込領域ｔに対応する期間よりも長い期間Ｔ_1、クロック信号ＣＫ_2を送出し、その期間Ｔ_1が経過してから次のＨＤ信号のパルスが入力されるまでの期間Ｔ_2、クロック信号ＣＫ_2の送出を停止させる。 - 特許庁 - The element substrate includes: a connection state output circuit for outputting a signal corresponding to a connection state of an input terminal of the logic power source or connection state of each input terminal of a recording signal, a clock signal, a drive signal and a latch signal; and a connection state output detector for outputting an output signal from the connection state output circuit.
ロジック電源入力端子の接続状態、或いは記録信号、クロック信号、駆動信号、ラッチ信号の各入力端子の接続状態に応じた信号を出力する接続状態出力回路と、該接続状態出力回路からの出力信号を出力する接続状態出力探知とを有する素子基板。 - 特許庁 - The driver comprises a first memory circuit 13 storing number data, the number of times of which the same N-bit status data correspondent to plural driving pulses is repeated for each clock signal; and a second memory circuit 16, which reads the N-bit status data correspondent to the number data out of the first memory circuit 13 and outputs the data as the plural driving pulses.
複数の駆動パルスに対応するＮビットの状態データがクロック信号毎に繰り返される回数データを格納している第１の記憶回路１３と、第１の記憶回路から出力される回数データに対応したＮビットの状態データを読み出し、複数の駆動パルスとして出力する第２の記憶回路１６とを備えた。 - 特許庁 - When an operation of a vertical driving circuit 120 including DC-DC converters 131, 132 is to be inspected during inspecting a panel, a DC-DC operation control signal VC is set to a H level, followed by supply of a clock signal CLK to the DC-DC converters 131, 132 to operate the DC-DC converters 131, 132.
パネル検査時に、ＤＣ−ＤＣコンバータ１３１，１３２を含め、垂直駆動回路１２０の動作を検査したい場合には、ＤＣ−ＤＣ動作制御信号ＶＣをＨレベルに設定することにより、クロック信号ＣＬＫがＤＣ−ＤＣコンバータ１３１，１３２に供給されるのでＤＣ−ＤＣコンバータ１３１，１３２は動作する。 - 特許庁
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