「clock」を含む例文一覧(25758)
＜前へ 1 2 .... 504 505 506 507 508 509 510 511 512 .... 515 516 次へ＞- The transmission side amplifying circuit 32 is equipped with a boosting circuit 42 consisting of a frequency division circuit 41 for frequency dividing a modulation signal (CLK) modulating transmission data by using a clock, a voltage shifter 43 for shifting a level of the frequency divided modulation signal in a direct-current manner and a maximum value holding circuit 44 for holding a peak value of the level shifted modulation signal.
送信側増幅回路３２は、送信データをクロックを用いて変調した変調信号（ＣＬＫ）を分周する分周回路４１と、分周した変調信号を直流的にレベルシフトする電圧シフタ４３と、レベルシフトした変調信号のピーク値を保持する最大値保持回路４４とからなる昇圧回路を備えている。 - 特許庁 - To provide a device capable of easily housing spectacles in a safe location, even if a user of the spectacles takes off them at bedtime in a dark room and easily taking out the spectacles at rise time, without having to look for the housing location in the dark room and simultaneously eliminating operation of the alarm switch of an alarm clock at bedtime and rise time.
眼鏡を常用する者が就寝時に眼鏡を暗い室内で外しても、眼鏡を安全な所に容易に収納でき、起床時においても暗い室内でも眼鏡の収納場所を探す必要がなく容易に眼鏡を取り出すことが可能で、同時に就寝時と起床時における目覚まし時計のアラームスイッチの操作が不要となる装置を提供する。 - 特許庁 - As for influence of the error of a transmission path frequency blocking the stability of radio carrier frequencies, the error of the transmission line frequency 12b is compared with a highly stable radio reference clock 22a to detect an error frequency 17a by a counter 17 to make the frequency offset of the radio station originating signal of a local oscillator 61, based on this error frequency.
無線キャリア周波数の安定度を阻害する伝送路周波数の誤差の影響を、伝送路周波数１２ｂの誤差を高安定の無線基準クロック２２ａと比較して誤差周波数１７ａをカウンタ７１で検出し、この誤差周波数に基づき局部発振器６１の無線局発信号の周波数オフセットとする。 - 特許庁 - To display a high definition main video and a sub video having high image quality, to secure large capacity and high compatibility of formats, to heighten reliability of write-once type rewriting or rewriting of PC data and reproduction of address information, to enhance reference clock extracting accuracy from a wobble signal and to ensure high speed access and extendibility to a single-sided two recording layer structure.
高精細な主映像、高画質な副映像の表示、大容量化、フォーマットの高い互換性確保、ＰＣデータの追記または書き換え、アドレス情報の再生に対する高信頼化、ウォーブル信号からの基準クロック抽出精度の向上、高速アクセスの保証、片面２記録層構造への拡張性の保証、を得る。 - 特許庁 - To drive a stepping motor again from such stop position as electrification to a motor driver was cut off when the electrification to the motor driver is resumed after the electrification to the motor driver was cut off, relating to a stepping motor control device that uses a motor driver of clock input method and an image reader which performs scanning operation on a picture by utilizing it.
クロック入力方式のモータドライバを用いたステッピングモータ制御装置及びそれを利用して画像の読取動作を行う画像読取装置において、モータドライバへの通電が遮断された後、再びモータドライバへの通電が再開した際に、モータドライバへの通電が遮断された際の停止位置からステッピングモータを再駆動できるようにすること。 - 特許庁 - This radio clock includes a tuning circuit for outputting an electric signal corresponding to the sum of received output of both radio waves, resonating with both a radio wave having a first frequency amplitude-modulated by a time code and a radio wave having a second frequency amplitude- modulated by a time code, and a time code is taken from the electric signal output from the tuning circuit.
時刻コードで振幅変調された第１周波数の電波と時刻コードで振幅変調された第２周波数の電波との双方に共振して、両電波の受信出力の和に相当する電気信号を出力する同調回路を含み、この同調回路から出力される電気信号から時刻コードを取り出すように構成する。 - 特許庁 - When the communication I/F section 24 is not connected with an Ethernet, the power supply control section 20 makes a transition to sleep mode for interrupting clock supply to the CPU 12, and the like, if a DMA transfer request signal 38 is not delivered from a DMAC 34 for a specified time or longer and releases sleep mode upon receiving data from a host computer group 36.
電源制御部２０は、通信Ｉ／Ｆ２４にイーサネットが接続されている場合には、所定時間以上ＤＭＡＣ３４からＤＭＡ転送要求信号３８が出力されないとＣＰＵ１２等へのクロック供給を停止させるスリープモードへ遷移し、ホストコンピュータ群３６からデータを受信した場合にスリープモードを解除する。 - 特許庁 - FFT sections 22a, 22b of a signal correlation calculation means 22 convert a clock delay corrected signal (a signal correcting roughly a symbol point) and a reference signal being a modulation reference into signals corresponding to the frequencies of the signals above, a multiplier 22c multiplies the signals corresponding to the frequencies and an inverse FFT section 22c restores the result of multiplication to the signals corresponding to time.
信号相関計算手段２２のＦＦＴ部２２ａ、２２ｂがクロックディレイ補正済信号（粗くシンボル点を補正した信号）および変調の基準となる基準信号を周波数対応の信号に変換し、乗算器２２ｃによりこれらの周波数対応の信号を乗算し、逆ＦＦＴ部２２ｅにより乗算結果を時間対応の信号に戻す。 - 特許庁 - In an information processor 100 where CPU 101a processing information is installed so that it can be attached to detached from the processor 100, the inner clock frequency of the CPU 101a is set and the operation condition of a temperature rise suppression operation executed in a temperature rise suppression means is decided in accordance with the inner cock frequency of CPU 101, which is set.
情報を処理するＣＰＵ１０１ａが着脱可能に装着された情報処理装置１００において、ＣＰＵ１０１ａの内部クロック周波数を設定し、この設定されたＣＰＵ１０１ａの内部クロック周波数に応じて、昇温抑制手段で実行される昇温抑制動作の動作条件を決定する。 - 特許庁 - Moreover, the SSC controller 18 controls an amount of the whole phase shift given to the phase shift signal C-PS output from the phase interpolator 15 in one period of a return clock signal C_FB so that a difference between the amount of the whole phase shift and an amount of the whole phase shift in a just-before period is always not larfer than an amount of a fundamental delay Δ.
さらに、ＳＳＣコントローラ１８は、帰還クロック信号Ｃ＿ＦＢの一周期内において位相補間器１５より出力される位相シフト信号Ｃ＿ＰＳに与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に基本遅延量Δ以下となるよう制御する。 - 特許庁 - A CPU 1 capable of parallel arithmetic processing by using plural executing parts (EX0-EX3) by decoding read instructions stops the operation clock signal of any executing part in a non-operational state, and inhibits any data input or output when the number of arithmetic processing to be executed in parallel is smaller than the number of executing parts at the time of operating the parallel arithmetic processing.
読み込んだ命令を解読し複数の実行部（ＥＸ０〜ＥＸ３）を用いて並列演算処理可能なＣＰＵ（１）は、並列演算処理を行なう場合に、実行部の数より、並列実行すべき演算処理が少ないとき、動作しない実行部の動作クロック信号を停止すると共にデータ入出力などを禁止する。 - 特許庁 - When an m-bit multiplicand X and an n-bit (m≥n) multiplier Y which are shown by two's complements are multiplied, the multiplier Y is outputted one bit by one bit in order from the least significant bit y0 of the multiplier Y to an AND gate 12 according to clock signal CLK to control input of the multiplicand X to an input terminal A of a full adder 13.
それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。 - 特許庁 - By counting a reference clock, which is generated with a H/W timer 5, through the measurement of the period of the encoder pulses of a rotary encoder 9 annexed to a waste plate compressing motor 8 for driving the waste plate compressing plate 1, the compressive torque is detected so as to emit a detection signal when the compressive torque reaches a certain value in order to stop the compression of the waste plate.
H/Wタイマ５を用いて、基準クロックを発生させ、該基準クロックをカウントすることにより、排版圧縮板１を駆動する排版圧縮モータ８に付随するロータリエンコーダ９のエンコーダパルスの周期を測定して圧縮トルクを検知し、一定の圧縮トルクに到達した際に、検知信号を発信して、排版圧縮を停止させる。 - 特許庁 - A case 1 of a portable telephone 100 is divided into 2 pieces as a whole by a hinge part 6 forming a flip structure, is provided with a display 4 and a speaker 7 on the display side 1a, an operation panel 8 and a microphone 9 on the operation side 1b, and an analog quartz clock 50 on the face 1c that is outer side when the case 1 is closed.
この発明では、携帯電話１００の筐体１が、ヒンジ部６により全体的に二分割されたフリップ構造となり、表示側１ａにディスプレイ４及びスピーカー７が設けられ、操作側１ｂに操作パネル８及びマイク９が設けられ、また筐体１を閉じた状態で外側となる面１ｃには、アナログ・クオーツ時計５０が設けられている。 - 特許庁 - The time data TD2 is prevented from being lost, without having to use a small-sized button battery or the like for back-up, and the electronic equipment is compactified, by providing a battery 5 used for the electronic equipment, and an IC 2 for a real-time clock, integrated with the battery 5 and driven based on electric power BP supplied from the battery 5.
本発明は、電子機器に用いられるバッテリ５と、バッテリ５と一体化され、当該バッテリ５から供給される電力ＢＰに基づいて駆動するリアルタイムクロック用ＩＣ２とを設けることにより、バックアップ用の小型ボタン電池等を用いることなく時刻データＴＤ２の消失を防ぎ、かつ電子機器を小型化することができる。 - 特許庁 - As to each flip-flop in a logic circuit shown by RTL data, a detection unit 110 designates each of a clock terminal and a reset terminal of the flip-flop as a starting point and detects logical blocks for multiple entries until reaching any one of a PLL circuit, other flip-flops and an external terminal by tracing an input path of a signal input to a terminal at the starting point.
検出部１１０は、ＲＴＬデータが示す論理回路における各ＦＦについて、該ＦＦのクロック端子とリセット端子を夫々起点として、該起点の端子に入力される信号の入力経路を遡って、ＰＬＬ回路と、他のＦＦと、外部端子とのうちのいずれかに辿りつくまで、複数入力の論理ブロックを検出する。 - 特許庁 - When a crank signal is abnormal, a time interval measured by a measuring part 43 between edges of an angle clock generating part 33 is changed from a value according to a rotation angle (a first angle) of a crankshaft until an effective edge is generated in the crank signal to a value according to a rotation angle (a second angle) of a camshaft until an effective edge is generated in a cam signal.
クランク信号が異常になると、アングルクロック生成部３３のエッジ間計測部４３に計測される時間間隔が、クランク信号に有効エッジが発生するまでのクランク軸の回転角度（第１の角度）に応じた値から、カム信号に有効エッジが発生するまでのカム軸の回転角度（第２の角度）に応じた値に変更される。 - 特許庁 - A method for designing a clock signal providing circuit is made optimum for exchanging and moving circuit elements among groups of circuit elements, summing up a distance between a position of the circuit element and a central position for every group before and after execution, maintaining groups after execution when the summed up value of all the groups decreases, and maintaining the groups before execution when the value does not decrease.
回路素子のグループ間で回路素子の交換、移動を実行し、当該実行の前後でグループごとに回路素子の位置と中心位置との距離の合計し更に全グループについて合計した値が減少する場合には当該実行後のグループを維持し減少しない場合には当該実行前のグループを維持する最適化を実行する構成である。 - 特許庁 - In the charge control circuit, when a time preset in a clock IC6 is reached and an alarm interruption occurs, and a determination is made that the current system is not in charge mode and a secondary battery 1 has discharged about 20% of full charge amount, a new alarm time is set at a time of two hours later and then a switching is made to charge mode.
充電制御回路において、予め時計ＩＣ６に設定された時刻に達してアラーム割り込みが発生した場合、現在のシステムが充電モードでなく、且つ二次電池１が満充電電荷量の２０％程度が放電されたと判断したとき、新たな時刻として２時間後の時刻にアラーム時刻をセットして充電モードに切り替わる。 - 特許庁 - The electronic equipment can be connected to a personal computer and has a standby mode in which a communication control means is made to function by that the clock of a central control means controlling a plurality of equipment elements including the communication function control means is lowered or turned off in addition to a PC connection mode and a single-equipment operation mode as operation modes of the electronic equipment.
パソコンとの接続可能な電子機器であって、電子機器の動作モードとしてＰＣ接続モードおよび機器単独動作モード以外に、通信機能制御手段を含めた複数の機器要素を制御する中央制御手段をクロックダウン或いはＯＦＦさせて、通信制御手段を機能させた待機モードが設定されている。 - 特許庁 - This device detects how much the number of the revolution (linear velocity) of an optical disk is deviated based on the original number of the revolution and whether the revolution is under acceleration or deceleration, records the data by using a recording clock corresponding to it and when an address cannot be read, the device judges whether to continue recording in accordance with a state at the time to record the data efficiently.
この発明は、光ディスクの回転数（線速）が本来の回転数に対して、どのくらいずれているか、加速／減速中かを検出して、それに見合った記録クロックを使って記録を行うとともに、アドレスが読めない場合はその時の状態に合わせて、記録を継続するかどうかを判断して、効率よく記録を行うようにしたものである。 - 特許庁 - The child clock 3 is provided with a time counter 33 to count time based on a standard signal, a drive motor having the driving coil 35, a receiving circuit 37 to receive the time signal by the driving coil 35, a control circuit 38 to correct the time counter 33 based on the time signal received, and a time display part 36 to display time.
子時計３は、基準信号に基づいて時刻を計時する時刻カウンタ３３と、駆動用コイル３５を有する駆動モータと、駆動用コイル３５で時刻信号を受信する受信回路３７と、受信した時刻信号で時刻カウンタ３３を修正する制御回路３８と、時刻を表示する時刻表示部３６とを備える。 - 特許庁 - Each component has a function for providing resource request information necessary for itself, and on the basis of the information, a system management means 11 totally determines resources necessary for processing the designated information (a use device, a clock frequency of a CPU and the like, a memory usage amount, and the like) for setting and changing the system as a whole.
各コンポーネントは自らが必要とするリソース要求情報を提供する機能を有しており、該情報に基いてシステム管理手段１１が、指定された情報の処理に必要とされるリソース（使用デバイスやＣＰＵ等のクロック周波数、メモリ使用量等）について総合的に判断してシステム全体の設定や変更等を行う。 - 特許庁 - The power consumption of each group in the noticing logic gate is calculated by applying the total sum of the capacity, power supply voltage, clock frequency and the activation ratio for every group in consideration of influence of tr/tf of a signal to be inputted in the noticing logic gate or an individual gate inside the noticing gate and the total sum is defined as the power consumption of the noticing logic gate 105.
着目論理ゲート，またはその内部の個別ゲートに入力される信号のｔｒ／ｔｆの影響を考慮して，グループ毎に，容量の総和，電源電圧，クロック周波数，並びに活性化率を適用して着目論理ゲート内の各グループの消費電力を計算し，その総和を着目論理ゲートの消費電力とする。 - 特許庁 - A circuit break detection part 3 is synchronized with a circuit break detection clock 35, detects a break of the connection circuit between the LSIs (not shown) connected to the pervious step according to a result of the detection of the inspection signal, which is inserted into the data signal 31 outputted from the LSI connected to the previous step, and outputs a circuit break detection alarm 34.
回路断線検出部３は、回路断線検出用クロック３５に同期して、前段に接続された図示しないＬＳＩとの間の接続回路の断線を、前段に接続された上記ＬＳＩから出力されたデータ信号３１に挿入された検査信号の検出の有無により検出して回路断線検出アラーム３４を出力する。 - 特許庁 - Server units 51-53 installed on the network are provided with a charge management function, a destination management function, and a clock information providing function and then the network facsimile terminals 21-23 have only to equip a network interface to acquire communication charge data, a FAX number of a communication destination corresponding to abbreviation dial data and time data or the like from the server units 51-53.
ネットワーク上に設置されたサーバ装置５１〜５３に料金管理機能、宛先管理機能、時計情報提供機能を持たせることで、ネットワークＦＡＸ２１〜２３は、ネットワークインタフェースを装備するだけで、サーバ装置５１〜５３から通信料金データ、短縮ダイヤルに対応する通信相手先のＦＡＸ番号、時刻データなどを取得することとなる。 - 特許庁 - A power control circuit 14b supplies electric power to a light- emitting part 20 and a light-receiving part 30 according to the gate signal outputted from a timing generating circuit 12 and a signal pattern generating circuit 13 outputs a pulse signal to the light-emitting part 20 and a signal decision circuit 18 according to the gate signal outputted from the timing generating circuit 12 and a clock signal.
電源制御回路１４は、タイミング発生回路１２から出力されるゲート信号に基づいて発光部２０と受光部３０へ電源を供給し、信号パターン発生回路１３は、タイミング発生回路１２から出力されるゲート信号とクロック信号に従って発光部２０と信号判定回路１８へパルス信号を出力する。 - 特許庁 - The counters A, B are started simultaneously under the control of a microprocessor 200 and are stopped, after the lapse of a prescribed time, the microprocessor 200 outputs control data used to control the characteristics of the PLL circuit 100, in response to the counts DA, DB of the counters A, B at the stop and furthermore, outputs a selection instruction signal to a clock changeover circuit 110.
マイクロプロセッサ２００の制御に応じて、カウンタＡ，Ｂが同時にスタートし、所定の時間を経過したとき停止し、停止時カウンタＡ，Ｂのカウント値Ｄ_A ，Ｄ_B に応じて、マイクロプロセッサ２００は、ＰＬＬ回路１００の特性を制御する制御データをＰＬＬ回路１００に出力し、さらに、クロック切り替え回路１１０に選択指示信号を出力する。 - 特許庁 - A control signal controlling the voltage control oscillator 7 is generated through a phase error detector 3 and a digital loop filter 4, and since the digital loop filter 4 is constituted of a digital filter processing with a reproduced clock being n/m-frequency-divided, even if a reproducing channel rate is varied with a rate of n/m, the frequency characteristic is varied with similarity in accordance with it.
電圧制御発振器７を制御する制御信号は、位相誤差検出器３およびディジタルループフィルタ４を経て生成されるが、このディジタルループフィルタ４が、ｎ／ｍ分周した再生クロックで処理するディジタルフィルタで構成することによって、再生チャンネルレートがｎ／ｍの比率で変化しても、それに応じた相似形でその周波数特性が変化する。 - 特許庁 - This channel changeover device 100 is provided with a pilot signal generating circuit 1, a selection output circuit 2, a control circuit 3, a 1/L frequency-divider circuit 4, a phase comparator circuit 5, a loop filter 6, a voltage-oscillation control circuit 7, a 1/M frequency divider circuit 8, a selection clock control circuit 9, and a phase difference detection circuit 10.
本発明の回線切り替え装置１００は、パイロット信号生成回路１と、選択出力回路２と、制御回路３と、Ｌ分周回路４と、位相比較回路５と、ループフィルタ６と、電圧発振制御回路７と、Ｍ分周回路８と、選択クロック制御回路９と、位相差検出回路１０と、を有して構成される。 - 特許庁 - This game device GBP for meeting with a character R by moving a player object on a map is provided with a program storage unit 11 for storing the game program, a clock 14 for counting at least time, an operation unit 22 for operating the player object and image processing units 23 and 26 for changing a display image on the basis of operation of the operation unit 22 by performing the program.
プレイヤオブジェクトをマップ上で移動させて、キャラクタ（Ｒ）に遭遇するゲーム装置（ＧＢＰ）は、ゲームプログラムを記憶したプログラム記憶器（１１）と、少なくとも時間を計時する時計（１４）と、プレイヤオブジェクトの操作を行う操作器（２２）と、プログラムを実行し、操作器（２２）の操作に基づいて表示画像の変化を行わせるための画像処理器（２３、２６）を有する。 - 特許庁 - An IC tag 20 is provided with a random number generation circuit 26 for generating a basic clock signal CL for a logic control circuit 25; a transmission means for repeatedly transmitting an initial signal to a reader/writer in every random interval time according to the establishment of a power supply voltage Vd; and a reception means for receiving a command including the ID information from the reader/writer.
ＩＣタグ２０は、論理制御回路２５用の基本クロック信号ＣＬを発生する乱数発生回路２６と、電源電圧Ｖd の確立により初期信号をランダムなインタバル時間ごとにリーダライタに繰返し送信する送信手段と、リーダライタからのＩＤ情報を含むコマンドを受信する受信手段とを備える。 - 特許庁 - To solve the problem that it is necessary to update the number of MAXSTEP indicating a transition timing to the next processing each time the cycle of an output signal is changed for switching processing based on the result of the comparison of the number of steps of a master clock being the reference of a processing operation with the number of the MAXSTEP in a conventional signal processor, and that it is difficult to execute the update processing.
従来の信号処理装置では処理動作の基準となるマスタークロックのステップ数と、次処理への移行タイミングを表すMAXSTEP数とを比較し、その結果に基づいて処理の切り替えを行うため、出力信号の周期が変わるたびに前記MAXSTEP数の更新が必要であり、更新処理が困難であるといった課題を有する。 - 特許庁 - This clock-generating circuit is provided with an AD conversion circuit 101, a synchronizing separator circuit 102, a YC separator circuit 103, a gain control circuit 105, multiplying circuits 106, 107, a low-pass filter circuit 108, a low-pass filter circuit 109, burst period accumulating circuits 110, 111, a SINCOS generating circuit 112, a VCO circuit 113 and a ramp waveform circuit 114.
ＡＤ変換回路１０１と、同期分離回路１０２と、ＹＣ分離回路１０３と、ゲイン調整回路１０５と、掛算回路１０６、１０７と、ローパスフィルター回路１０８と、ローパスフィルター回路１０９と、バースト期間累積回路１１０、１１１と、ＳＩＮＣＯＳ生成回路１１２と、ＶＣＯ回路１１３と、ランプ波形回路１１４を備えている。 - 特許庁 - A first local frequency f_1 carries a local clock; a second local frequency f_2 carries communication packets from the central control station to the paging units; a third local frequency f_3 carries communication packets from the pager units to the central control station; and a fourth local frequency f_4 carries a status or request signal from the paging unit 22 to the central control station 20.
第１の周波数（ｆ_1）はローカルクロックを搬送し、第２のローカル周波数（ｆ_2）は中央制御局からページングユニットに通信パケットを搬送し、第３のローカル周波数（ｆ_3）は、ページャユニットから中央制御局に通信パケットを搬送し、第４のローカル周波数（ｆ_4）は、ページングユニット（２２）から中央制御局（２０）にステータスまたはリクエスト信号を搬送する。 - 特許庁 - Time synchronization according to the present techniques includes determining an asymmetry in a propagation delay on the communication link 110 used by a first device 100 and a second device 102 to exchange timing information and incorporating the asymmetry into a determination of a clock offset between the first device 100 and the second devices 102.
本技法による時間同期化は、タイミング情報を交換するために第１の装置１００及び第２の装置１０２によって使用される通信リンク１１０上の伝播遅延における非対称性を求めることと、この非対称性を、第１の装置１００と第２の装置１０２との間のクロックオフセットの決定に取り入れることと、を含む。 - 特許庁 - Image data output from a first image reading means with a CCD 21 for reading an image on the surface of the original and second image data output from a second image reading means provided with a CCD 23 for reading an image on the backside of the original are multiplexed by using common clock timing, and the simultaneous transmission of images on both-side is performed through a data bus.
原稿の表面の画像を読み取るＣＣＤ２１を備えた第１の画像読み取り手段から出力される画像データと、原稿の裏面の画像を読み取るＣＣＤ２３を備えた第２の画像読み取り手段から出力される第２の画像データとを共通のクロックタイミングを利用して多重化し、データバスを介して両面同時伝送を行う。 - 特許庁 - When a phase frequency comparator 11 outputs an UP pulse, 2 NOR logic (NOR circuit 21) of the minimal delay time detection signal K2 and the UP pulse communicates a clock to an UP pulse counter 19, a lock-off detection signal K3 at an H level is outputted, and an L level is inputted to a reset period hold counter 17.
さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。 - 特許庁 - A synchronizing device for synchronizing an input signal and a clock signal includes sample means 102 and 103 for sampling the input signal at the first and second sample timing of a predetermined interval, and delay control means 112 for shifting both the first and second sample timing at a synchronous leading-in time and for narrowing the interval between the first and second sample timing at a synchronous following time.
入力信号とクロック信号を同期させる同期装置は、入力信号を、所定の間隔の第１と第２のサンプルタイミングでサンプルするサンプル手段１０２，１０３と、同期引き込み時に、第１と第２のサンプルタイミングをともにずらし、同期追従時に、第１と第２のサンプルタイミングの間隔を狭める遅延制御手段１１２とを備える。 - 特許庁 - In case of a differential input system, a differential input circuit 16 fetches an EVEN data by a DFFN 32 at the timing of the fall of a clock signal, from an output signal (out) of a differential amplifier 30 to which a data signal input to a P-side input terminal 12 and a data signal input to an N-side input terminal 14 are input.
差動入力方式の場合には、差動入力回路１６は、Ｐ側入力端子１２に入力されたデータ信号及びＮ側入力端子１４に入力されたデータ信号が入力される差動アンプ３０の出力信号ｏｕｔから、ＤＦＦＮ３２がクロック信号の立ち下がりのタイミングでＥＶＥＮデータを取り込む。 - 特許庁 - To solve the problem that the reference clock for voice outputting and image displaying on a backend unit side cannot synchronize with that on a broadcasting station side, resulting in missing of frames or breaking off of sound, since packet transmission is used for TS signal transmission between units if the receiver for receiving digital broadcasting signals are separated into a frontend unit 100 and a backend unit 200.
デジタル放送信号を受信する受信機をフロントエンドユニット１００とバックエンドユニット２００に分離した場合、両ユニット間のＴＳ信号伝送にパケット伝送を用いるため、バックエンドユニット側で音声出力及び画像表示する基準クロックが放送局側の基準クリックと同期できず、コマ落ちや音途切れを誘発してしまう。 - 特許庁 - When it is informed to the outside that abnormality has occurred in the stored contents of a RAM 20, the operation state of an internal clock RTC 34 operated by power supply from a sub battery 37 is also informed the outside, and whether the output voltage of the battery 37 is appropriate can be decided on the basis of informed time information.
ＲＡＭ２０の記憶内容に異常が発生した旨を外部に報知するに当たり、サブ電池３７からの電力供給により動作するＲＴＣ３４の動作状態をも外部に報知し、報知された時間情報に基づいて、サブ電池３７の出力電圧は適正かどうかを判断することができるよう構成している。 - 特許庁 - In a test container 1 inserted to a container holding means 2, by a lighting circuit 5, a first light emitting source LD1 and a second light emitting source LD2 are alternately lighted by synchronizing signals originated by a built-in clock and infrared light and red visible light are alternately projected to a simple S (fluid to be measured containing blood) inside the test container 1.
容器保持手段２に挿入された試験容器１に点灯回路５により、内蔵するクロックが発する同期信号でもって、第１の発光源ＬＤ１と第２の発光源ＬＤ２とを交互に点灯し、試験容器１内のサンプルＳ（血液を含む被測定液）に赤外光と赤色可視光とを交互に投射させる。 - 特許庁 - The side channel information measuring device for measuring side channel information leakage from an encryption device comprises: a side channel information measuring unit for measuring the side channel information generated in the encryption device as an evaluation target; and a parameter setting unit for measuring a sampling rate in the measurement of the side channel information measuring unit on the basis of the clock frequency of the encryption device.
暗号装置から漏洩するサイドチャネル情報を測定するサイドチャネル情報測定装置において、評価対象の暗号装置から発生するサイドチャネル情報を測定するサイドチャネル情報測定部と、サイドチャネル情報測定部の測定におけるサンプリングレートを、暗号装置のクロック周波数に基づいて設定するパラメータ設定部と、を備える。 - 特許庁 - Before making a financial transaction, the financial account holder starts an authentication session with a financial agency business department by gaining access to a financial agency business department central processor (CPU) and a DB, arranged in the embedded privacy and security layer(EPSL) architecture having an automated 'clock control' AAA session, via a dedicated communication network.
金融取引の前に、金融口座保持者は、専用通信回線を利用して、自動化された「クロック制御」ＡＡＡセッションをもつ組み込み式プライバシー＆セキュリティ・レイヤ（ＥＰＳＬ）アーキテクチャに配置された金融機関事務部門中央処理装置（ＣＰＵ）及びデータベース（ｄＢ）にアクセスすることにより、金融機関事務部門と認証セッションを開始する。 - 特許庁 - To provide a DVD-R/W which is capable of recording recording information based on a recording clock signal having high accuracy and high reliability at the time of recording the recording information and also which is capable of obtaining address information more numerously and more correctly in a shorter time, and the cutting device of the DVD-R/W or the like.
記録情報の記録時において高精度且つ高信頼性を有する記録クロック信号に基づいて記録情報の記録を行うことが可能であると共に、アドレス情報をより多く且つより短時間に正確に取得することが可能なＤＶＤ−Ｒ／Ｗ及び当該ＤＶＤ−Ｒ／Ｗのカッティング装置等を提供する。 - 特許庁 - The adjusting operation interface includes a display unit, a selection unit, a clock unit, and a processor; and the display unit reproduces a cyclic reproducing operation as one of a plurality of operation illustrations, and the selection unit performs a selecting operation for one operation illustration of the cyclic reproduction and spreads the selected operation illustration into internal selection items of lower level.
調整操作インターフェースはディスプレーユニット、選択ユニット、クロックユニット及びプロセッサーを含み、ディスプレーユニットは複数の操作図示の一つである循環再生動作を再生し、選択ユニットは上記循環再生の一つである操作図示に対して選択動作を行い、選択した操作図示を低いレベルの内部選択項目に広げる。 - 特許庁 - In the timer interruption processing of the performance control board 51, by outputting the mode control signals to all drive ICs provided in each system and then sequentially outputting the gradation data and the shift clock synchronized with them to the drive circuits DG1-DG3 of the respective systems using separate signal lines, the lighting states of all lamps are specified.
演出制御基板５１のタイマ割込み処理では、系列毎に設けられた全駆動ＩＣにモード制御信号を出力した後、各系列の駆動回路ＤＧ１〜ＤＧ３に、階調データとこれに同期するシフトクロックとを、別々の信号線を使用して順番に出力することで、全てのランプの点灯状態を指定する。 - 特許庁 - A CPU 11 acquires from an internal clock 18 the time when communication connection is established, as time information, acquires from the communication connection established equipment its location information, acquires user input classification information through a user interface 16, and gives these pieces of information to the communication connection established equipment, and stores them in a storage part 15 of a FROM 14.
ＣＰＵ１１は、通信接続確立時の時間を内部時計１８から取得して時間情報とし、また通信接続確立機器からその位置情報を取得し、更にユーザインターフェース１６を介しユーザー入力による分類情報を取得し、これらの情報を、通信接続を確立した機器に付与し、ＦＲＯＭ１４の保存部１５に記憶する。 - 特許庁 - To provide a two-terminal self-timed delay element without needing any external reset input by generating a self-timed reset signal while using a ring oscillator internally and using a flip-flop for delaying an input signal with a clock signal of the ring oscillator as a reference, with respect to a self-timed delay element based on the ring oscillator.
本発明は、リング発振器に基づいた自己タイミング遅延素子に関し、内部にリング発振器を使い、リング発振器のクロック信号を基準にして入力信号を遅延させるフリップフロップを使い、自己タイミング方式のリセット信号を発生して外部のリセット入力が必要ではない２端子自己タイミング遅延素子を提供する。 - 特許庁
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