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＜前へ 1 2 .... 506 507 508 509 510 511 512 513 514 515 516 次へ＞- The network head TR transmits to the remote facilities ED-1 to ED-K an alternation of a first portion of an optical carrier modulated by data to be transmitted according to a bit rate and lasting a first time interval, and a second portion of the optical carrier modulated by a clock signal at a base frequency corresponding to the bit rate and lasting a second time interval.
ネットワークヘッドＴＲは、ビットレートに従って、第一時間間隔にわたって持続する、伝送データによって変調された光搬送波の第一部分と、ビットレートに対応し、第二時間間隔にわたって持続する基本周波数でクロック信号によって変調された光搬送波の第二部分とのオルタネーションを遠隔設備ＥＤ−１〜ＥＤ−Ｋに伝送する。 - 特許庁 - The logic model 10 comprises a trigger signal generation part 40 generating a trigger signal preVP1 for triggering operation of the voltage generation circuit 20, a counter part 60 changing a counter variable (RISE, FALL) based on a clock signal CLK, and an initialization part 50 resetting the counter variable (RISE, FALL) to an initial value every time the trigger signal preVP1 is changed.
その論理モデル１０は、電圧発生回路２０の動作をトリガするトリガ信号ｐｒｅＶＰ１を生成するトリガ信号生成部４０と、クロック信号ＣＬＫに基づいてカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を変化させるカウンタ部６０と、トリガ信号ｐｒｅＶＰ１が変化する毎にカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を初期値にリセットする初期化部５０とを備える。 - 特許庁 - In a recording and reproducing apparatus which records and regenerates an image digital signal, an image input signal is synchronized with an internal system of the recording and reproducing apparatus, by measuring the frame period of the input image signal with a reference clock, and making the write bank of an MPEG compression processing memory for performing proper MPEG compression processing according to the frame period by causing frame skipping or repeating.
映像ディジタル信号を記録再生する記録再生装置において、入力映像信号のフレーム周期を基準クロックで計測し、その周期に応じて良好なＭＰＥＧ圧縮処理を行う為のＭＰＥＧ圧縮処理メモリーの書き込みバンクをフレームスキップまたはリピートさせて、入力映像信号を前記記録再生装置の内部システムに同期化させる。 - 特許庁 - Then the CPU 11 transmits the image data stored in the off-ramp image storage area of the image storage section 15 to the destination designated by the communication information stored in the communication information storage area of the information storage section 14 via a PSTN 3, in response to the current time denoted by a clock part 25 reached the preset transmitting time.
そしてＣＰＵ１１は、時計部２５が示す現在時刻が予め設定された送信時刻となったことに応じて、画像データを画像記憶部１５のオフランプ画像記憶領域に格納されている画像データを、情報記憶部１４の通信情報記憶領域に格納されている通信情報に基づいて指定された送信先へとＰＳＴＮ３を介して送信する。 - 特許庁 - The waveform detection circuit 30 includes a pulse width detection circuit 36 for measuring a first pulse width period to detect first pulse width information by measuring the first pulse width period between a first edge timing of a drive clock CLK and a first timing, where the first timing is a timing when a first induced voltage signal PHIN1 changes from a low-potential-side power supply voltage and exceeds a first threshold voltage.
波形検出回路３０は、第１の誘起電圧信号ＰＨＩＮ１が低電位電源側から変化して第１のしきい値電圧を上回るタイミングを第１のタイミングとした場合に、駆動クロックＣＬＫの第１のエッジタイミングと第１のタイミングとの間の期間である第１のパルス幅期間を計測して、第１のパルス幅情報を検出するパルス幅検出回路３６を含む。 - 特許庁 - The carry part is provided with a control electrode to which one out of the start signal and the previous carry signal is applied, a first electrode receiving one input out of the first and the second clock signals, a second electrodes outputting the carry signal separated from the output signal, and a carry transistor including a channel layer having a length different from that of a channel layer of the previous stage.
キャリー部は、開始信号及び前ステージのキャリー信号のうちの一つが印加される制御電極と、第１及び第２クロック信号のうちの一つの入力を受ける第１電極と、出力信号と分離されたキャリー信号を出力する第２電極と、前ステージのキャリートランジスタのチャネル層と互いに異なる長さを有するチャネル層を含むキャリートランジスタを具備する。 - 特許庁 - TCM switching timing information is mapped with a downlink frame between an exchange station side 110 and an LT side 120 and a distance measurement frame transmission is detected to measure a propagation delay time between the exchange station side 110 and the LT side 120, and a clock (400Hz) phase control section 129 corrects a phase shift of a TCM switching timing by the propagation delay time.
交換機局側１１０とＬＴ側１２０間の下りフレーム中にＴＣＭ切替タイミング情報をマッピングし、距離測定フレーム発出検出を行うことで交換機局側１１０とＬＴがわ１２０間の伝搬遅延時間を測定し、この伝搬遅延時間分のＴＣＭ切替タイミング位相ズレをクロック（４００Ｈｚ）位相制御部１２９で補正する。 - 特許庁 - In the loop playback processing in one playback processing task, the CPU 12 outputs each sample after a beat point sample to be a readout position to a sound system 19 one by one in synchronization with a clock signal while shifting the readout position of the sample to a rear beat point sample in sound waveform data every time a beat signal is generated by a beat signal generation part 15.
１つの再生処理タスクにおけるループ再生処理において、ＣＰＵ１２は、拍信号発生部１５が拍信号を発生するたびに、サンプルの読み出し位置をその音波形データにおける後方の拍点サンプルへとシフトしつつ、読み出し位置となった拍点サンプル以後のサンプルの各々をクロック信号と同期してサウンドシステム１９へ１つずつ出力する。 - 特許庁 - This timepiece device 100 for a vehicle is equipped with a reception means 103 for receiving the standard radio wave including time information, and a control means 101 for counting reference clock signals to find time and giving an output instruction to an indicator 105 while correcting the time based on time information received via the reception means 103 at each prescribed time.
時刻情報を含む標準電波を受信するための受信手段１０３と、基準クロック信号を計数して時刻を求め表示器１０５に出力指示を行うとともに、受信手段１０３を介して所定時刻毎に受信する時刻情報に基づいて前記時刻を修正する制御手段１０１と、を備える車両用時計装置１００に関する。 - 特許庁 - The method includes steps of: receiving each merged image; changing a clock domain from an original input signal to an internal domain; placing at least two adjacent pixels into an input buffer by merged image; interpolating an intermediate pixel, for forming a reconstructed left frame and a reconstructed right frame; and reconstructing a stereoscopic image stream from the left and the right image frames.
方法は、各併合画像を受け取るステップと、元の入力信号からのクロックドメインを内部ドメインに変化させるステップと、各併合画像毎に、少なくとも二つの隣接画素を入力バッファに入れるステップと、復元左フレームおよび復元右フレームを形成するために中間画素を補間するステップと、左および右画像フレームから立体画像ストリームを復元するステップとを含む。 - 特許庁 - That the position of a reservation application device 10 at which a positional acquisition part 14 acquires and the time at which a clock 16 acquires agree with the position and the time recorded in the application service recording part 12 means that the user carrying with the reservation application device 10 comes to get on the train at the position and time to hope to get on the train actually.
ここで、位置取得部１４の取得した予約申請装置１０の位置および時計１６の取得した時刻が、申請サービス記録部１２に記録された位置および時間に合致するということは、予約申請装置１０を携帯するユーザが実際に列車に乗車することを希望する位置および時間に列車に乗車しに現れたということになる。 - 特許庁 - A print controller employing a memory module of SDRAM in the main memory and having a plurality of memory slots capable of mounting a plurality of memory modules is provided with a function for detecting a memory slot mounting no memory module when the number of sheets of mounting memory modules is less than the number of memory slots and interrupting clock signal supply to that memory slot.
メインメモリにＳＤＲＡＭのメモリモジュールを用い、かつメモリモジュールを複数枚搭載可能な複数個のメモリスロットを備えている印刷制御装置において、搭載するメモリモジュール枚数が全てのメモリスロットに満たない場合に、メモリモジュールが搭載されていないメモリスロットを検出した上で、当該メモリスロットに供給されているクロック信号を停止する機能を備えた。 - 特許庁 - The method for recording and reproducing comprises a step of generating a binary signal by thresholding the reproduced signal, a step of generating a signal synchronized with a clock signal by using the binary signal, a step of measuring deviations between the binary signals and the synchronizing signals, and a step of varying the parameters of a recording pulse, based on the deviation.
本発明による記録再生方法は、再生信号を２値化することによって２値化信号を生成するステップと、前記２値化信号を用いて、クロック信号に同期した同期信号を生成するステップと、前記２値化信号と前記同期信号との間のずれ量を測定するステップと、前記ずれ量に基づいて記録パルスのパラメータを変化するステップとを包含する。 - 特許庁 - Each ONU is equipped with an optical modulator which selects and outputs the unmodulated light prescribed timing from one periodic unmodulated light branched by a blanching device, and performs on/off operation terminating the other unmodulated light, and an optical receiver which receives the other periodic unmodulated light branched by the branching device as a clock signal light and performs receiving process of a modulated light.
各ＯＮＵは、分岐器で分岐された一方の周期的な無変調光から所定のタイミングの無変調光を選択出力し、他の無変調光を終端するオンオフ動作する光変調器と、分岐器で分岐された他方の周期的な無変調光をクロック信号光として入力して変調光の受信処理を行う光受信器を備える。 - 特許庁 - Then, it is possible to detect card insertion/extraction with high accuracy to surely output a card insertion interrupt to the system and also to realize the reduction of power consumption by keeping a period when the clock is supplied to the circuit 622 within a short time since the circuit 624 detects card insertion until the circuit 624 surely discriminates card insertion/extraction.
したがって、カード挿抜を高精度に検出してシステムに対してカード挿抜割り込みを確実に出力できるとともに、挿抜判別回路６２２にクロックが供給される期間を検出回路６２４によってカード挿抜が検出されてから挿抜判別回路６２２によってカード挿抜が確実に判別されるまでの僅かな時間内に止めることができ、消費電力の削減を実現できる。 - 特許庁 - The LAN board is selectively supplied with a DC power obtained by a voltage adjustment of the DC power generated by the photovoltaic generation system or a DC power to which the AC power supplied by the system has been converted by using an AC/DC converter 32; and comprises an address management part, a memory, a clock part, and an operation part to provide a server function.
そして、ＬＡＮボード２１が組み込み可能に構成され、このＬＡＮボードは、太陽光発電システムの発電した直流電力を電圧調整した直流電力または、系統からの交流電力をＡＣ／ＤＣ変換器３２で変換した直流電力が選択的に供給されるとともに、アドレス管理部、メモリー、時計部および演算部を具備してサーバ機能を備えている。 - 特許庁 - A magnetic storage device reads a phase shift amount measuring bit formed on a magnetic storage medium 4 to output a reproduction signal, reads the reproduction signal using a clock for reading of a data recording bit formed in the magnetic storage medium 4 to obtain a quantization value of the read reproduction signal and determines whether the reproduction signal is unfixed based on the obtained quantization value.
磁気記憶装置が、磁気記憶媒体４に形成された位相ずれ量測定用ビットを読み取って再生信号を出力し、再生信号を磁気記憶媒体４に形成されたデータ記録用ビットの読み取り用クロックで読み取って、読み取った再生信号の量子化値を求め、求めた量子化値に基づいて、再生信号が不定であるかを判断する。 - 特許庁 - The code generator for a code for diffusion that is used in a code division multiplex access system comprises a counter circuit for counting clock signals for outputting, a mask circuit for masking each output bit in the count circuit by a preset mask bit, and an exclusive logic OR circuit for calculating an exclusive logical OR to the output bit of the mask circuit for outputting as an output code.
符号分割多重アクセス方式で用いられる拡散用コードのコード発生器において、クロック信号をカウントして出力するカウンタ回路と、予め設定されたマスクビットによりカウンタ回路の各出力ビットをマスキングするマスク回路と、このマスク回路の出力ビットに対して排他的論理和を演算して出力コードとして出力する排他的論理和回路とを設ける。 - 特許庁 - In checking, a noise squelch circuit connected to a demodulator detects the presence/absence of radiated radio waves from demodulation output signals, a microcomputer controls a clock signal frequency so as to make the frequency of the radiated radio waves be in a reception frequency band and judges whether or not the output of the noise squelch circuit is in the reception frequency band and thus, the reception operation is checked.
点検時において、復調器に接続されたノイズスケルチ回路は復調出力信号の中から輻射電波の有無を検出し、マイコンは輻射電波の周波数が受信周波数帯域内となるようにクロック信号周波数を制御すると共にノイズスケルチ回路の出力が受信周波数帯域内であるかを判定することで、受信動作の点検を行えるようにする。 - 特許庁 - This self-compensation type spiral made of a paramagnetic alloy for a mechanical spiral balance-wheel oscillator in a clock wheel train or another precision instrument contains at least one kind of element among Nb, V, Ta, Ti, Zr and Hf, and is coated with a substantially homogenous oxide layer of a thickness of 20 nm or above formed by applying anodization treatment to the spiral.
時計輪列または他の精密計器における機械的なスパイラル天輪ホイール振動器用の、常磁性合金から作られた自己補償型スパイラルは、Ｎｂ、Ｖ、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆの元素の少なくとも１種を含有し、そして上記スパイラルに陽極酸化処理を施すことによって形成される２０ｎｍ以上の厚みを有する実質的に均質な酸化物層で被覆される。 - 特許庁 - In memory circuitry, to ensure that a memory device, such as a DDR3 RDIMM, safely operates in the self-refresh mode while the memory controller is powered down and off, the memory device's clock enable (CKE) input is connected to both (i) a CKE signal applied by the memory controller and (ii) a termination voltage provided by the power module.
メモリ回路において、メモリ・コントローラがパワーダウンおよびパワーオフされている間、ＤＤＲ３ ＲＤＩＭＭなどのメモリ・デバイスがセルフリフレッシュ・モードで安全に動作することを保証するために、メモリ・デバイスのクロック・イネーブル（ＣＫＥ）入力が、（ｉ）メモリ・コントローラによって印加されたＣＫＥ信号と、（ｉｉ）パワー・モジュールによって供給された終端電圧の両方に接続される。 - 特許庁 - According to such a layout 800, since a signal outputted from the output terminal 203S (the first cell) is taken in the FF circuit 206 (the cell for failure detection) via the EN input terminal 204E of the cabling 1101 and the GCB circuit 204 (the second cell), a fault produced in an entire section on the clock control circuit and the cabling 1101 is detectable.
このようなレイアウト８００によれば、出力端子２０３Ｓ（第１のセル）から出力された信号は、配線１１０１およびＧＣＢ回路２０４（第２のセル）のＥＮ入力端子２０４Ｅを経由し、ＦＦ回路２０６（故障検出用セル）に取り込まれるため、上記クロック制御回路および配線１１０１上の全区間において生じた故障を検出することができる。 - 特許庁 - The overcurrent protection circuit 25 includes a ramp voltage generating circuit 41 which synchronizes with a clock signal and generates ramp voltage, and a correction circuit 42 which forms correction voltage V5 having an amplitude which increases with on-time of the switching device based on the ramp voltage, and forms a correction current detecting signal V4 by subtracting the correction voltage V5 from a current detecting signal V3.
過電流保護回路２５はクロック信号に同期して傾斜電圧を発生する傾斜電圧発生回路４１と、傾斜電圧に基づいて、スイッチング素子のオン時間の経過と共に増大する振幅を有する補正電圧Ｖ５を形成し、電流検出信号V3から補正電圧Ｖ５を減算して補正電流検出信号V4を形成する補正回路４２とを有する。 - 特許庁 - A switching part 22 inputs a frequency-division rate setting signal to be input to the variable frequency-divider 20 for switching the frequency of the clock signal f_VCO to be output by the voltage controlled oscillator 18 as a switching signal, and switches a plurality of bandpass filters installed in the bandpass filter part 24 to the voltage controlled oscillator 18 synchronously with the switching of the frequency for connection.
切替え部２２は、電圧制御発振器１８の出力するクロック信号ｆ_ＶＣＯの周波数を切り替えるために可変分周器２０に入力する分周比設定信号が切替え信号として入力し、周波数の切替えに同期して帯域フィルタ部２４に設けた複数の帯域フィルタを電圧制御発振器１８に切り替えて接続する。 - 特許庁 - When internal peripheral circuits including a column decoder 108 are operated, a VDCE signal is outputted from a clock generating circuit 113, when it is inputted to a VDC circuit 117 for periphery, supply capability of int.Vcc is improved, int.Vcc is supplied to the internal peripheral circuits including the column decoder 108 and excluding an input means 120, an output buffer 112, and a sense amplifier 109.
コラムデコーダ１０８を含む内部周辺回路の動作時に、クロック発生回路１１３からＶＤＣＥ信号が出力され、周辺用ＶＤＣ回路１１７に入力されると、ｉｎｔ．Ｖｃｃの供給能力が向上し、入力手段１２０，出力バッファ１１２，センスアンプ１０９を除くコラムデコーダ１０８を含む内部周辺回路にｉｎｔ．Ｖｃｃを供給する。 - 特許庁 - Program broadcasting start/completion time information, obtained from the additional information of all programs included in the selected EIT, is compared with current time information, acquired from a clock for determining that a program corresponding to the additional information, where the current time is included in a period from broadcasting start time to the completion time, is a program that is being broadcasted currently by the channel to be selected.
次にその選択したＥＩＴに含まれる全ての番組の付加情報から得られる番組放送開始／終了時刻情報と時計から取得した現在時刻情報とをそれぞれ比較して、現在時刻が放送開始時刻から終了時刻の期間に含まれる付加情報に対応する番組が選局対象チャンネルで現在放送されている番組であると判断する。 - 特許庁 - To provide a clocking circuit capable of accurately generating clocks, even in the case of continuously receiving a plurality of transport packets to which time information is added, and a clock adjustment method, and to provide a video processor capable of accurately decoding the transport packets, even when the plurality of transport packets to which the time information has been added are received continuously.
時刻情報が付加されたトランスポートパケットを複数連続して受信した場合においても、クロックを正確に生成することが可能なクロック回路およびクロック調整方法を提供し、時刻情報が付加されたトランスポートパケットを複数連続して受信した場合においても、トランスポートパケットを正確にデコードすることが可能な映像処理装置を提供する。 - 特許庁 - To realize recording and reproduction of multi-value information of constant linear density (CLV disk format) on the information track of an optical disk in a CAV drive state in which an ideal fundamental clock string (virtual CLV_CLK) for forming the CLV disk format by CAV drive on an original disk medium or optical disk media is introduced and a comparatively stable drive state is easily realized.
ＣＡＶ駆動によるＣＬＶディスクフォーマットを光ディスク原盤あるいは光ディスクメデイア上に形成するための理想的な基本クロック列（仮想ＣＬＶ_ＣＬＫ）を導入し、比較的安定した駆動状態を実現し易いＣＡＶ駆動状態で、光ディスクの情報トラック上に、線密度一定（ＣＬＶディスクフォーマット）な多値情報の記録／再生を行うことを可能にする。 - 特許庁 - Phases are detected from receive signals of two slots in use and stored in registers 55 and 56, clocks for transmitting and receiving circuits synchronized with receive data of the slots are generated on the basis of the stored phases and supplied to the transmitting and receiving circuits 3 and 4, and a clock for a TDMA is generated on the basis of one of the stored phases and supplied to the TDMA part 6.
使用中の２スロットの受信信号からそれぞれ位相値を検出してレジスタ５５，５６に保持し、この保持された位相値をもとに各スロットの受信データに同期した送受信回路用クロックを生成して送受信回路部３，４に供給すると共に、上記保持された各位相値のうちの一方をもとにＴＤＭＡ部用クロックを生成してＴＤＭＡ部６に供給する。 - 特許庁 - The real-time clock 10 includes an input terminal 10b(1) to which detection signals from the detection circuit 15 are input, and a storage unit 10c that, when a detection signal indicating that the fiscal control circuit board 4 was removed is input, stores data indicating that the fiscal control circuit board 4 was removed correlated to and associated with the time when the detection signal was input.
リアルタイムクロック１０は、検出回路１５から検出信号が入力される入力端子１０ｂ（１）と、フィスカル制御回路基板４が外されたことを示す検出信号が入力されると、当該フィスカル制御回路基板４が外されたことを示すデータを当該検出信号の入力時点の時刻と対応付けて記憶する記憶部１０ｃとを備えている。 - 特許庁 - If there are further fund needs, we will work around the clock and be quick in taking action as the government should act decisively in times of crises like this. While always bearing in mind that this is a time of crisis and seeking your opinions, we will do things like that, as we have received numerous questions about this matter in the Diet.
さらに必要なニーズがあれば、一日の休みもなく機動的に、まさに有事でございますから、こういうときこそ政府がバシッとやるときでございますから、有事ということを常に頭の真ん中に入れながら、皆様方のご意見もしっかりいただきながら、また国会でもたくさんのご質問をいただきますから、そういったことをやっていきたいというふうに思っております。 - 金融庁 - The division ratio of a voice reproduction timing signal is controlled in accordance with correction amount information corresponding to the difference in clock frequency between the voice reproduction timing signal to be a reference for reproducing a voice from the received voice packet and the reception timing of the received voice packet, and a reproduction request signal for reproducing the voice signal from the received voice packet is generated.
受信した音声パケットから音声を再生するための基準となる音声再生タイミング信号と受信した音声パケットの受信タイミングとのクロック周波数差に対応する補正量情報に従って、音声再生タイミング信号の分周比を制御して、受信した音声パケットから音声信号を再生する再生要求信号を生成する。 - 特許庁 - This storage media reproduction equipment capable of reproducing a data-recordable disk 11 is equipped with a gap detector 22 that detects a time gap between a waveform rising edge or falling edge for reproduction signals from the disk 11 and a reproduction clock, and treatment means to perform waveform equalization to obtain desired waveform characteristics by compensating gaps based on the gaps detected by the gap detector 22.
データの書き込み可能なディスク１１の再生が可能な記憶媒体再生装置において、ディスク１１からの再生信号の波形の立上りエッジ、又は立下りエッジと、再生クロックとの時間的なズレを検出するズレ検出器２２と、ズレ検出器２２により検出されたズレに基づいて、ズレを補償し、所望の波形特性を得るための波形等化を行う処理手段とを装備する。 - 特許庁 - The latency control circuit includes a master unit activating at least one reference signal, based on the reference signal and an internal clock signal, and a plurality of slave units receiving at least one master signal and a plurality of signals, and each of the plurality of slave units generates an output signal, based on at least one among the received plurality of signals.
基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。 - 特許庁 - In the method for performing the read and write operations in the semiconductor memory device having the input/output architecture comprising the separate data input bus and data output bus, when a read command is inputted in one cycle, a read operation is performed in synchronization with a clock and a write operation is performed in synchronization with a signal that operates during the read operation.
データ入力バスとデータ出力バスが分離された入出力構造となった半導体メモリ装置で読み出しと書き込みを動作する方法において、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出し動作が行われる段階と、前記読み出しの間に動作する信号に同期されて書き込み動作が行われる段階と、からなる - 特許庁 - The sound output device 1 having a baseband processing part 12 for outputting the digital audio signal based on a first transmission format is provided with a conversion circuit 13 for converting an audio data signal so that the digital audio signal comprising the audio data signal, an LR channel selection signal, and a bit clock has a format based on a second transmission format different from the first transmission format.
第一の伝送フォーマットに基づいたデジタルオーディオ信号を出力するベースバンド処理部１２を有する音声出力装置１において、オーディオデータ信号、ＬＲチャンネル選択信号及びビットクロックからなるデジタルオーディオ信号が、第一の伝送フォーマットと異なる第二の伝送フォーマットに基づいた形式となるようにオーディオデータ信号を変換する変換回路１３を備える。 - 特許庁 - In calibration phases, a test control circuit 12 controls delay in signals in a window signal generating circuit 11 for adjustment so that a signal change edge in a clock signal DCLK for comparison that is the output of the window signal generation circuit 11 coincides with the center of a window in a window signal WS, that is generated by DCLK being delayed by one period.
キャリブレーションフェーズではテスト制御回路１２はウィンドウ信号生成回路１１内における信号の遅延を制御してウィンドウ信号生成回路１１の出力である比較用クロック信号ＤＣＬＫの信号変化エッジと１周期分遅れたＤＣＬＫをもとに生成されたウィンドウ信号ＷＳのウィンドウの中央とが一致するように調整する。 - 特許庁 - The delay monitor 15' sets a delay amount for input signals, based on the input timing of measurement start signals STR and measurement end signals STP in delay measurement mode, and after the delay measurement mode is ended, delays signals CLK outputted form the clock receiver 11 by the delay amount set at the delay measurement mode, and outputs them to the synchronization delay control circuit 12.
ディレイモニタ１５′は、遅延測定モードのとき、測定開始信号ＳＴＲと測定終了信号ＳＴＰの入力タイミングに基づいて入力信号に対する遅延量が設定され、遅延測定モード終了後は、遅延測定モードの際に設定された遅延量でクロックレシーバ１１から出力される信号ＣＬＫを遅延して上記同期遅延制御回路１２に出力する。 - 特許庁 - In this PLL circuit for generating a clock signal based on an EFM signal supplied to a phase comparator 11, an open loop transfer function is constituted variably by using variable capacity diodes VC1, VC2 as a loop filter 13, and the variable capacity diodes VC1, VC2 can be used by changing the capacity thereof in jitter measurement of the optical disk having a different jitter specification.
位相比較器１１に供給されるＥＦＭ信号に基づいてクロック信号を生成するＰＬＬ回路であり、ループフィルタ１３に可変容量ダイオードＶＣ１、ＶＣ２を使用することによって、開ループ伝達関数を変更可能に構成し、ジッタ規格の異なる光ディスクのジッタ計測において上記可変容量ダイオードＶＣ１、ＶＣ２の容量を可変して使用することができる。 - 特許庁 - This data broadcast transmitter 5 is provided with: a self-running mode processing part 14 for transmitting content on the basis of an internal device clock corrected to a broadcasting station time and broadcast progress data supplied from a data broadcast controller 4, and an external control mode processing part 15 for transmitting content according to a transmission control signal input from an automatic program controller (APC).
データ放送送出装置５は、放送局時刻に校正された装置内部時計とデータ放送コントローラ４から供給される放送進行データとに基づいてコンテンツを送出する自走モード処理部１４と、自動番組制御装置（ＡＰＣ）から入力される送出制御信号にしたがってコンテンツを送出する外部制御モード処理部１５とを備える。 - 特許庁 - Print data DATA in one line are serially sequentially transferred to a shift register based on a clock signal CLK, and converted into parallel data, and outputted through a latch circuit to a gate circuit based on a latch signal LATCH, and the logical product of this signal and a strobe signal STB is calculated, and the heating resistor of a thermal head is driven based on the calculated logical product signal.
１ラインの印刷データＤＡＴＡがクロック信号ＣＬＫに基づいてシリアルに順次シフトレジスタに転送され、そこでパラレルに変換され、ラッチ信号ＬＡＴＣＨによってラッチ回路を介してゲート回路に出力されてストローブ信号ＳＴＢとの論理積が演算され、得られる論理積信号に基づいてサーマルヘッドの発熱抵抗体が駆動される。 - 特許庁 - To provide a multi-input A/D converter and a multi-input A/D conversion method for realizing the high-efficiency and high-speed processing of A/D conversion by performing control so as to read digital signals at the time other than critical time bands before and after the edge timing of clock signals for sampling analog signals and outputting the digital signals.
本発明の課題は、アナログ信号のサンプリング及びデジタル信号の出力を行う、クロック信号のエッジタイミング前後のクリティカルな時間帯以外の時間にデジタル信号を読み出すことができるように制御して、Ａ／Ｄ変換の高効率かつ高速な処理を実現する多入力Ａ／Ｄ変換装置、及び多入力Ａ／Ｄ変換方法を提供することである。 - 特許庁 - When a stop signal STOP is inputted to the circuits 2 and 3, the control circuit 3 generates a voltage control signal SEL that decides an output voltage VREG of the regulator 1 and an output control signal AMPEN that controls an output clock OUT1 of the circuit 2 according to the level of the stop signal STOP an output signal OUT2 from the circuit 2.
停止信号ＳＴＯＰが発振回路２と制御回路３に入力されると、停止信号ＳＴＯＰのレベルと発振回路２から出力信号ＯＵＴ２により、制御回路３は、レギュレータ１の出力電圧ＶＲＥＧを決定する電圧制御信号ＳＥＬと、発振回路２の出力クロックＯＵＴ１を制御する出力制御信号ＡＭＰＥＮを生成する。 - 特許庁 - When it is decided that the amplitude value of the clock component is larger, a timing estimating circuit 34 generates a timing signal based upon operation timing estimated by the timing estimating circuit 32, generates a timing signal based upon time intervals determined by the output timing of the timing signal, and outputs it to the external circuit while it is decided that the amplitude value is larger.
タイミング推定回路３４は、クロック成分の振幅値が大きいと判定されると、タイミング推定回路３２で推定された動作タイミングに基づいてタイミング信号を生成し、振幅値が大きいと判定されていない間、上述のタイミング信号の出力タイミングを基準として定められる時間間隔に基づいてタイミング信号を生成し、外部回路に出力する。 - 特許庁 - The three digital delay devices among the digital delay devices receive three convolutional bits in a stream according to a parallel system for each clock period, the digital delay devices receive provides at least six bits relating to a present bit, each of the digital gates receives a prescribed number of digital bits from the delay devices and outputs a bit symbol indicating bits in the parallel system.
複数のディジタル遅延デバイスの３つのディジタル遅延デバイスは、各クロック期間においてパラレル方式でストリームにおける３つの畳込みビットを受取り、複数のディジタル遅延デバイスは現ビットに関係する少なくとも６つのビットを与え、複数のディジタル・ゲートの各々は一定の数のディジタル・ビットを前記遅延デバイスから受取り、パラレル方式においてビットを表示するビット・シンボルを出力する。 - 特許庁 - In the system, when normal transmission of time information 11 by an information means becomes unavailable, the time synchronizing device 1 informs of the effect, and the device 1 secures continuity of time, after the normal transmission of the time information becomes available by a correction clock generation part 8, and the time information 11 is supplied again from the time synchronization device 1 during continuous system operation.
時刻同期化装置１が、通知手段によって正常に時刻情報１１を送信することができなくなった場合にその旨を知らせ、補正クロック生成部８によって正常に時刻情報を送信することができるようになった後の時刻の連続性を確保し、システムの運用継続中に再び時刻同期化装置１から時刻情報１１の供給を受ける。 - 特許庁 - To provide a time information acquiring system for allowing various pieces of equipment/devices requiring clock information such as a time recorder or parking lot management device to easily acquire accurate time information without being affected by any radio wave receiving conditions, and for allowing a maker or a store of those various pieces of equipment/devices to easily collect customer information.
タイムレコーダや駐車場管理装置のような時計情報を必要とする各種の機器・装置に対して、電波受信状況に左右されることなく正確な時刻情報を容易に取得させることができると共に、各種機器・装置のメーカーや販売店に対して、顧客情報を容易に収集できるように工夫した時刻情報取得システムを提供する。 - 特許庁 - A control circuit for CCD correlator includes: a correlator 20 having a CCD correlator, a delay unit 30 for giving a predetermined delay to a clock signal used for driving the CCD correlator, an intensity determining unit 40 for determining whether the intensity of an output from the CCD correlator is larger than a preset threshold or not, and a control unit 60 for determining the a predetermined magnitude of delay.
ＣＣＤ相関器を有する相関部２０と、ＣＣＤ相関器を駆動させるためのクロック信号に、所定の遅延を与える遅延部３０と、ＣＣＤ相関器からの出力信号の大きさについて、予め設定された閾値よりも大きいか否かを判定する強度判定部４０と、所定の遅延の大きさを決定する制御部６０とを備える。 - 特許庁 - The movement time of a message between a participant processor and an auction processor is determined and added to the time of the auction processor to calculates a bidder auction time, the clock of the participant processor is set to the bidder auction time, and only when an offer is sent before a specific closing time, the auction processor receives the offer.
参加者プロセッサとオークションプロセッサとの間のメッセージの移動時間を決定し、オークションプロセッサの時間に上記メッセージ移動時間を加算することにより入札者オークション時間を計算し、参加者プロセッサのクロックを入札者オークション時間にセットし、そして所定のクロージング時間の前に付け値が送信された場合だけオークションプロセッサにおいて付け値を受け入れる。 - 特許庁 - A virtual holder storing management information for utilizing content data is specified by cooperation of a system control part 120 and a drive control part 106 in consideration of preparation date of content data obtained from a clock circuit 125 through a system control part 120 as well as information about date of schedule information obtained from a schedule memory 123 through the system control part 120.
システム制御部１２０を通じて時計回路１２５から取得されるコンテンツデータの作成日時だけでなく、システム制御部１２０を通じてスケジュールメモリ１２３から取得されるスケジュール情報の日時に関する情報をも考慮して、システム制御部１２０とドライブ制御部１０６とが協働し、コンテンツデータを利用するための管理情報の登録場所である仮想フォルダを特定する。 - 特許庁
