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＜前へ 1 2 .... 505 506 507 508 509 510 511 512 513 514 515 次へ＞- A semiconductor integrated circuit 101 is provided with a current control circuit 51 for inputting/outputting current, in synchronization with a received clock, and a current/voltage conversion circuit 52, which includes a first capacitor C1 that is charged and discharged by the output and the input of current by the current control circuit 51 to output triangular waves, on the basis of a charge potential of the first capacitor C1.
半導体集積回路１０１は、受けたクロックに同期して電流を入出力する電流制御回路５１と、電流制御回路５１による電流の出力および入力によって充電および放電される第１のキャパシタＣ１を含み、第１のキャパシタＣ１の充電電荷に基づいて三角波を出力する電流／電圧変換回路５２とを備える。 - 特許庁 - At the time of deciding that current time is within the validity of license information on the basis of time information indicated by the internal clock 52 or the application counter 84 when a contents reproducing instruction is received, a system control part 61 checks a viewing flag of a license server 4, and when the viewing flag indicates a viewable state, controls a GUI control part 62 to reproduce contents.
システム制御部６１は、コンテンツの再生指示を受けた場合、内部時計５２またはアプリケーションカウンタ８４が示す時刻情報に基づいて、現在時刻がライセンス情報の有効期限内であると判定した場合、サーバインタフェース６３を介して、ライセンスサーバ４の視聴フラグを確認し、視聴フラグが視聴可能を示すとき、ＧＵＩ制御部６２を制御し、コンテンツを再生させる。 - 特許庁 - To solve such problem that reproduced sounds of high tone quality and high fidelity are unable to obtain due to the deterioration of resolution and localization of the sound is not obtained, and the dissatisfaction in the presence due to the unnatural sound is generated, by realizing a reference frequency generator for clock generator, which is excellent in a jitter and wander as a reference oscillator for digital audio and also excellent as the music use.
デジタルオーディオ用基準発振器として、ジッタ及びワンダともに優れ、且つ音楽用として優れたクロックジェネレータ用基準周波数発生器を実現する事により、音の分解能劣化及び定位性劣化などによる高音質及び高忠実度な再生音が得られず、不自然な音による臨場感に不満が発生する問題を解決することを目的とする。 - 特許庁 - This delay time detecting circuit detects the delay time of a circuit 11 sandwiched by a plurality of flip-flops 12 and 13, and has a binary up counter 15 that is reset just after data for the circuit 11 are transmitted to the flip-flop 12 in a previous stage and a trigger signal is provided and counts input times of a clock signal until finishing of the propagation of the circuit 11.
複数個のフリップフロップ１２，１３に挟まれた回路１１の遅延時間を検出する遅延時間検出回路であって、前段のフリップフロップ１２に回路１１へのデータを送り出してトリガ信号を与えると同時にリセットされ、そこから、回路１１の伝播が終わるまでクロック信号が何回入力されるかを計数するバイナリアップカウンタ１５を有する。 - 特許庁 - During the course in which the detection temperature of a thermistor TH1 rises upto a first temperature T1, the current from a differential amplifier 42 to an action point "a" decreases gradually and an error voltage Ve increases gradually, and a clock signal in which an On duty increases gradually is outputted from a PWM comparator 40 to an NMOS transistor 34 and, a forward current supplied to an LED 32 increases linearly.
サーミスタＴＨ１の検出温度が第１の温度Ｔ１まで上昇する過程では、差動増幅器４２から作用点ａへの電流が順次減少し、誤差電圧Ｖｅが順次高くなり、ＰＷＭコンパレータ４０からＮＭＯＳトランジスタ３４に対して、オンデューティが順次大きくなるクロック信号が出力され、ＬＥＤ３２に供給されるフォワード電流がリニアに増加する。 - 特許庁 - To solve a problem that in a digital terrestrial broadcasting system in which a SFN (single frequency network) is constructed for sending electric waves of an identical content at an identical time on an identical RF frequency from multiple transmitting stations, reception of transmission signals is disabled (SFN failure) in some areas where signals are redundantly received, when accuracy of a FFT clock of the transmission signals or transmission timings are misaligned.
同一のＲＦ周波数で複数の送信所から同一時間、同一内容の電波を送出するＳＦＮ（ＳＩＮＧＬＥ ＦＲＥＱＵＥＮＣＹ ＮＥＴＷＯＲＫ）が構築される地上デジタル放送方式においては、受信が重なり合うエリアでは送信信号のＦＦＴクロック精度や送信タイミングにずれが発生すると受信不能（ＳＦＮの破綻）が発生する。 - 特許庁 - In the clock skew adjustment method for a semiconductor device, each load capacity difference among each of clusters CL and a total sum of load capacities of the clusters CL satisfy a preset capacity value; at least an attribute of the cell constituting the cluster CL is minimal, and an evaluation function that gives priority to the cluster CL with a large number of the cells per each attribute contributing the cluster CL is used.
本発明の半導体装置のクロックスキュー調整方法は、各クラスタＣＬ間の負荷容量差とクラスタＣＬの負荷容量の総和が予め設定した容量値を満足し、少なくともクラスタＣＬを構成するセルのもつ属性が最小で、かつ、クラスタＣＬを構成する各属性毎のセルの数が多いクラスタＣＬを優先する評価関数を用いることを特徴とする。 - 特許庁 - This microprocessor for sequence control which is programmable and controls sequences through state transition has a sate register 9 which holds a state to be processed in the next sampling period in each processing channel, receives a sampling clock and a channel processing request and executes each channel processing in every sampling period with a program corresponding to a state held by the register 9.
プログラム可能で、状態遷移によりシーケンスを制御するシーケンス制御用マイクロコントローラであって、各処理チャネル毎に次のサンプリング周期に処理すべき状態を保持する状態レジスタを有し、サンプリングクロック及びチャネル処理要求を受けて、各チャネルの処理を前記状態レジスタに保持されている状態に応じたプログラムでサンプリング周期毎に実行する。 - 特許庁 - Then a communication control sections 16, 28 read a signal SRXD sent from an opposite microcomputer for a prescribed clock number and conduct processing according to a processing command in the read signal SRXD for a succeeding prescribed number of clocks and transmits the processing result STXD corresponding to the processing command to the opposite microcomputer for a further succeeding prescribed number of clocks.
そして、通信制御部１６，２８は、相手側のマイコンから送信される信号（ＳＲＸＤ）を所定クロック数分読み取り、次の所定クロック数の間に、前記読み取った信号（ＳＲＸＤ）中の処理コマンドに従って処理を行い、更にその次の所定クロック数の間に、前記処理コマンドに対応した処理結果（ＳＴＸＤ）を相手側のマイコンに送信する。 - 特許庁 - To a reference synchronization signal (REF signal) 150 and a speed objective value signal 139B, phase difference information obtained by clock count from a motor rotation synchronization signal (BDN signal) 113 is subjected to multiplication and division by integer power of 2, and fed back to the same control interface as the speed difference quantity by reducing the gain, thereby raising the scanner motor 147 quickly and controlling it precisely.
基準同期信号（ＲＥＦ信号）１５０および速度目標値信号１３９Ｂに対して、モータ回転同期信号（ＢＤＮ信号）１１３からクロックカウントして得られた位相差情報１６０を２の整数乗で乗除算し、ゲインを落として速度差量と同じ制御インターフェイスにフィードバックすることによって、スキャナモータ１４７をすばやく立ち上げ、かつ精度よく制御する。 - 特許庁 - In driving a simple matrix liquid crystal display in which each output line of a liquid crystal driver for scanning line is successively continuously connected to each electrode on the scanning line side of the liquid crystal display panel; a short-spaced pulse signal, which is capable of operating the internal shift register of the liquid crystal driver, is impressed to a scan shift clock signal inputting the liquid crystal driver for scanning line.
走査線用の液晶ドライバの各出力線が液晶表示パネルの走査線側の各電極と順次連続的に接続された単純マトリクス型の液晶表示器を駆動する場合において、上記走査線用の液晶ドライバに入力するスキャンシフトクロック信号に該液晶ドライバの内部シフトレジスタの動作可能な短い間隔のパルス信号を付加する。 - 特許庁 - This timer comprising the event management function, is composed of a clock means 12a, an event information input means 17 for setting the event information including at least the event occurrence time data, an interface part 16a capable of being connected with another appliance through a network, and an event information transmitting means 18 for transmitting the set event information to the other appliance through the network.
計時手段１２ａと、少なくともイベント発生時刻データを含むイベント情報を設定するイベント情報入力手段１７と、他の機器とネットワーク接続可能なインターフェース部１６ａと、設定されたイベント情報をネットワークを介して他の機器に伝送するイベント情報伝送手段１８とからなるイベント管理機能を備えて計時装置を構成する。 - 特許庁 - To shift other processors into a debug mode at the same time that a certain processor shifts into the debug mode so as to observe the condition of all the processors and to solve the problem of discord between a program counter and a register that is caused by the pipeline of the processors by enabling operation to be resumed in the same way as when an entire clock is stopped, even if the processors shift into the debug mode.
あるプロセッサがデバッグモードに移行した場合に、ほかのプロセッサも同時にデバッグモードへ移行することで、すべてのプロセッサの状態を観測可能にすると共に、プロセッサがデバッグモードへ移行しても、クロック全体を停止させた場合と同じように動作を再開でき、プロセッサのパイプラインが原因で発生するプログラムカウンタとレジスタの不一致問題をも解決する。 - 特許庁 - The reconfigurable arithmetic operation circuit is equipped with a reconfigurable logic circuit 1 including a plurality of PEs 11, a reconfiguration data memory 2, a clock generating section 3, a scheduler 4, and a reconfigurable order circuit 5, wherein the reconfigurable order circuit 5 includes an order circuit 52 and a reconfiguration data memory 51 for the order circuit, and each of the PEs 11 includes a combination circuit 111 and a register 112.
再構成可能な演算処理回路において、複数のＰＥ１１を備える再構成可能論理回路１と、再構成データメモリ２と、クロック生成部３と、スケジューラ４と、再構成可能順序回路５とを備え、再構成可能順序回路５が順序回路５２と順序回路用再構成データメモリ５１を備え、ＰＥ１１が組合せ回路１１１とレジスタ１１２とを備える。 - 特許庁 - This dynamic latch is provided with a discharge part for parallel discharging a first output node in response to one and second output node signal in differential input signals and parallel discharging a second output node in response to the other and first output node signal in the differential input signals and a current source for sinking a current from the discharge part in response to a clock signal.
差動入力信号中で一つと第２出力ノードの信号に応答して並列で第１出力ノードをディスチャージし、差動入力信号中で他の一つと第１出力ノードの信号に応答して並列で第２出力ノードをディスチャージするディスチャージ部と、クロック信号に応答して前記ディスチャージ部から電流をシンキングする電流源とを具備する。 - 特許庁 - When data of one stage are inserted into an arbitrary position of a data column held in a shift register in order, the direct input terminal, to which a shift register unit corresponding to an inserted position is to be inserted, is selected, and control is performed so that a shift clock is applied to a shift register unit corresponding to the inserted position and continuous shift register units of the post-stage.
シフトレジスタに順に保持されたデータ列の任意の位置に１段分のデータを挿入する場合であれば、挿入位置に対応するシフトレジスタユニットの入力を挿入すべきデータが印加された前記直接入力端子を選択し、前記挿入位置に対応するシフトレジスタユニット及び後段の連続するシフトレジスタユニットにシフトクロックを印加するように制御する。 - 特許庁 - If the low level indicating the normal operation is inputted to the TESTMODE terminal of the test circuit 23 the clock supply circuit 50 imparts the high level to the CLK input terminal so as to close the transfer gate of the master part of DFF circuit 31-3n, to inhibit the output signal of the output terminal D0-D31 of the periphery circuit 21 from supplying into the master part.
テスト回路２３のＴＥＳＴＭＯＤＥ端子に、通常動作時であることを示すローレベルが入力されると、クロック供給回路５０は、ＤＦＦ回路３１〜３ｎのマスタ部のトランスファゲートを閉じるようにハイレベルをＣＬＫ入力端子に与え、周辺回路２１の出力端子Ｄ０〜Ｄ３１の出力信号がマスタ部の内部へ供給されないようにする。 - 特許庁 - To provide a range finder capable of shortening an output time of a sensor data, and capable of measuring quickly a distance, by imparting a clock pulse of a period shorter than that when outputting sensor data effective (necessary), to an unnecessary data, out of the sensor data output from a passive AF sensor, to be output from the AF sensor, in the distance measurement using the passive type AF sensor.
パッシブ方式のＡＦセンサを使用した測距において、ＡＦセンサから出力されるセンサデータのうち、不要なセンサデータに対しては有効（必要）なセンサデータの出力時に比べて短い周期のクロックパルスを与えてＡＦセンサから出力させることにより、センサデータの出力時間を短縮することができ、測距の迅速化を図ることができる測距装置を提供する。 - 特許庁 - A transmission apparatus 2 transmits, before each of data signals each comprising a 8-bit MAC frame, a reference signal including pulses whose number corresponds to each MAC frame number a receiver 3 recovers a clock used for sampling on the basis of the received reference signal pulses, recognizes the frame number by counting the pulses, and cross-references the recognized frame number with the data signal received for every 8 bits.
送信装置２において、ＭＡＣフレームの８ビットごとのデータ信号の前に、そのＭＡＣフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置３において、受信した参照信号のパルスに基づいてサンプリングのためのクロック再生を行うとともに、そのパルスをカウントしてフレーム番号を認識し、８ビットごとに受信するデータ信号と対応付ける。 - 特許庁 - One voltage oscillator with a wide frequency adjustment range is not used but three VCXO 12-14 each of which has a relatively narrow frequency adjustment range and which are different from one another, are included and in accordance with a frequency band of input PCR, one of the VCXOs with an optimal frequency adjustment range is adaptively selected by a selection means constituted of a clock switching unit 15 and a control unit 16.
周波数調整範囲が広い１個の電圧発振器を用いるのではなく、それぞれ周波数調整範囲が比較的狭く、かつ、互いに異なる３個のＶＣＸＯ１２〜１４を備え、その内で入力ＰＣＲの周波数帯に応じて、クロック切替部１５と制御部１６とからなる選択手段により、周波数調整範囲が最適なものを適応的に選択する。 - 特許庁 - A communication state discrimination section 4 discriminates a communication state of a radio communication section 2 in each terminal 1, a log generating section generates a transmission state management log and a reception state management log while a result of determining whether or not transmission/reception is completed without error is associated with time information obtained by a clock section 5 and stores the logs to a storage section 7.
各端末装置１において、通信状態判定部４が送信および受信時における無線通信部２での通信状態を判定し、ログ生成部が、エラー無く送受信できたかどうかの判定結果を、時計部５で得られた時刻情報と対応付けて、送信状態管理ログおよび受信状態管理ログを生成し、記憶部７に記憶させる。 - 特許庁 - This method is provided with a step in which existence of a gap existing between a data write instruction signal and a data read instruction signal which occur consecutively is judged, a step in which a timing control signal in which a clock signal received based on the judged result is delayed by a different time each other is generated, and a step a column decoder is activated in accordance with the timing control signal.
連続的に発せられるデータ書込み命令信号とデータ読出し命令信号との間に存在するギャップの有無を判断する段階と、前記判断結果に基づいて、受信されたクロック信号を相異なる時間遅延させたタイミング制御信号を発する段階と、前記タイミング制御信号に応じてカラムデコーダが活性化される段階とを備える。 - 特許庁 - In the case where simultaneous reading and writing operations are performed to the same row address, the start of a writing operation is delayed until the reading operation is completed by inputting a read word line pulse signal RP which is to be outputted from a read control circuit 116a for the purpose of memory access to a write control circuit 106a based on the read enable signal nre and a read clock signal clkr of external inputs.
同一ロウアドレスに対して同時にリードライト動作が行われる場合は、外部入力のリードイネーブル信号ｎｒｅ、リードクロック信号ｃｌｋｒに基づいて、リード制御回路１１６ａがメモリアクセスのために出力するリードワード線パルス信号ＲＰをライト制御回路１０６ａに入力し、リード動作の終了までライト動作開始を遅延させる。 - 特許庁 - A PBX managing extension phones is provided with a collation processing section 10 that obtains a correction value, on the basis of statistical processing of past call times depending on call recording received from external communication enterprises and recording by a clock possessed by the PBX itself and with a correction section 13, that corrects a current speech time with a call time correction value 12 by the collation processing section to estimate the call time.
複数の内線電話類を管理するＰＢＸにおいて、外部の通信業者が通知する呼記録とＰＢＸが自身で持つ時計による記録とにより過去の通話時間の統計処理による補正値を得る照合処理部１０と、照合処理部による通話時間補正値１２により現在の通話時間を補正して通話時間を推定する補正部１３とを備えた。 - 特許庁 - A PLL loop by phase comparison is constituted of a phase comparator 1 for detecting the phase difference between EFM signals 4, for which analog signals read from a disk are digitized and reproducing clock PCK signals 5, a loop filter 2 for filtering-processing the detected phase difference and a control oscillator 3 for controlling the frequency, based on the output of the loop filter 2 and outputting the PCK signals 5.
ディスクから読みとったアナログ信号をデジタル化したＥＦＭ信号４と再生クロックＰＣＫ信号５との位相差を検出する位相比較器１と、検出された位相差をフィルタリング処理するループフィルタ２と、このループフィルタ２の出力に基づいて周波数を制御されＰＣＫ信号５を出力する制御発振器３とで位相比較によるＰＬＬループが構成される。 - 特許庁 - A delay control circuit 6 for generating a delay control signal comprising a digital value DCTRL [n:0] for controlling a delay value is provided on a side of a central control circuit 2 for generating a reference signal actCLK on the basis of an external clock extCLK, and the central control circuit 2 supplies the reference signal and the delay control signal to a local control circuit 3.
外部クロックｅｘｔＣＬＫに基づき基準信号ａｃｔＣＬＫを生成する中央制御回路２側に、遅延値を制御するディジタル値ＤＣＴＲＬ［ｎ：０］からなる遅延制御信号を生成する遅延制御回路６を設け、中央制御回路２からローカル制御回路３に対して基準信号と遅延制御信号とを供給する。 - 特許庁 - Relating to a synchronous memory device inputting an address and a command synchronizing with a clock and the prescribed strobe signal and a memory module 10 incorporating it, the device is characterized by that recording means 40, 80 recording address signals of the prescribed cycles and a command signal are provided in a memory device or on a memory module and these signals of the prescribed cycles are always recorded and held in a recording means.
クロックや所定のストローブ信号に同期してアドレスやコマンドを入力する同期型メモリデバイスMD及びそれを搭載するメモリモジュール１０において、メモリデバイス内に又はメモリモジュール上に、所定サイクル分のアドレス信号やコマンド信号を記録する記録手段４０，８０を設け、所定サイクル分のそれらの信号を常に記録手段内に記録して保持することを特徴とする。 - 特許庁 - This semiconductor device is characterized by including an input circuit for taking in the plurality of data from an external part respectively in synchronism with the plurality of clock signals from an external part, a pulse signal generating circuit for generating a pulse signal, and a driving circuit for supplying the plurality of data taken in the input circuit to an internal circuit in alignment with the same timing according to the timing of the pulse signal.
半導体装置は、外部からの複数のクロック信号にそれぞれ同期して外部からの複数のデータを取り込む入力回路と、パルス信号を生成するパルス信号生成回路と、該入力回路が取り込んだ該複数のデータを該パルス信号のタイミングに応じた同一のタイミングに揃えて内部回路に供給する駆動回路を含むことを特徴とする。 - 特許庁 - Or, the pixel data of first video image data in the plurality of video image data are arranged at a pixel data transmission position prescribed in the format, an assignment is made for arranging the other video image data except the first ones at a data transmission position in a blanking period prescribed by the format, and the video image data in the format composited by the assignment are output in synchronization with the pixel clock.
或いは、複数の映像データの内の、第１の映像データの画素データを、前記フォーマットで規定された画素データ伝送位置に配置し、第１の映像データ以外の他の映像データを、前記フォーマットで規定されたブランキング期間内のデータ伝送位置に配置する割り当てを行い、その割り当てで合成された前記フォーマットの映像データを、画素クロックに同期して出力する。 - 特許庁 - A control circuit 18a and a timing control circuit 18b select the first word line and a second word line which is different from the first word line and which shares a pair of bit lines with the first word line, and executes a refresh operation of a memory cell connected to the word lines at a second frequency which is higher than a first frequency of a clock signal supplied from the outside.
制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。 - 特許庁 - The optical network element of this invention is provided with an optical transmitter that is similarly connected to the spatial switching matrix to recover a clock signal of a frame configuration digital signal FP and to reconfigure the signal FP to be transmitted so that a multiplexed unit inter-nested to a transfer frame is integrated with a fixed column of the reconfigured frame that is not changed by each frame according to a multiple layer.
本発明による光ネットワークエレメントでは、多重階層に従って、移送フレームにインターネストされる多重ユニットが、フレームごとに変化しない、再構成されるフレームの固定カラムに組み込まれるように、空間スイッチングマトリックスに同様に接続され、送信されるべきフレーム構成デジタル信号ＦＰの再クロックおよび再構成を行う、さらなる光送信機が供給される。 - 特許庁 - A CPU 90 sets a target value of an output voltage of the transformation section 82 in accordance with the setting information input from a setting information acquisition circuit 98, outputs a first on/off signal and a second on/off signal to each of the switches 78, 80 in accordance with the set target value, and sets the pulse width of a driving clock output from the pulse width modulation section 96.
ＣＰＵ９０は、設定情報取得回路９８から入力される設定情報に応じて、変圧部８２の出力電圧の目標値を設定し、設定した目標値に応じて、第１のオン／オフ信号及び第２のオン／オフ信号をスイッチ７８，８０に対してそれぞれ出力するとともに、パルス幅変調部９６が出力する駆動クロックのパルス幅を設定する。 - 特許庁 - The microcomputer is provided with an external device discriminating means to discriminate an external device connected via an IC card interface part from a discrimination signal to be transmitted when the external device is set as a communicative state by supplying a power and a clock signal and initializing an operation for the external device and a memory contents changing means to perform content change of the memory by receiving data from the external device.
ＩＣカードインタフェース部を介して接続する外部装置に対して電源及びクロック信号の供給と動作の初期化とを行って通信可能な状態に設定する際に送信される識別信号から外部装置を判別する外部装置判別手段と、この外部装置からデータを受信してメモリの内容変更を実行するメモリ内容変更手段とを備えた。 - 特許庁 - The semiconductor integrated circuit device 1 for the disk drive is provided with a temperature detecting part 9 for detecting the temperature in the semiconductor integrated circuit device 1 and changing over a signal TSD to Hi, Low when the detected temperature attains the specified temperature, and a delay circuit 11 where this signal TSD and a clock CK from a control part 10 are inputted to and also signals TSD1, TSD2 are outputted from.
ディスクドライブ用半導体集積回路装置１は、該半導体集積回路装置１内の温度を検出して所定の温度になると信号ＴＳＤをＨｉ，Ｌｏｗに切り替える温度検出部９と、この信号ＴＳＤとコントロール部１０からのクロックＣＫが入力されるとともに信号ＴＳＤ１，ＴＳＤ２を送出する遅延回路１１とを有する。 - 特許庁 - When recording is made to the write once type optical recording medium recordable and reproducible with a blue laser by CAV scheme, ZCLV scheme or PCAV scheme, the recording method is configured such that, a laser emission pattern having two or more kinds of recording power is used, and the laser emission pattern and the laser emission time standardized by the reference clock is fixed regardless of the recording linear velocity.
青色レーザにより記録・再生可能な追記型光記録媒体に対し、ＣＡＶ方式、ＺＣＬＶ方式、又はＰＣＡＶ方式で記録を行う際に、２種類以上の記録パワーを有する記録パルスを含むレーザ発光パターンを用い、該レーザ発光パターン及び基準クロックで規格化されたレーザ発光時間を、記録線速度に依らず固定する記録方法。 - 特許庁 - A linear regression equation is formed which has, as object variables, respective input observation values, that is, carrier phases of L1 waves as to respective selected GPS satellites, carrier waves of L2 waves, code pseudo ranges of C/A codes, code pseudo ranges of PY codes, clock error information, ionization layer delay information, and troposphere delay information, and includes integer bias and the receiver position as explanatory variables.
入力された各観測値、すなわち、選定された各ＧＰＳ衛星に対するＬ１波のキャリア位相、Ｌ２波のキャリア位相、Ｃ／Ａコードのコード擬似距離、ＰＹコードのコード擬似距離、時計誤差情報、電離層遅延情報、対流圏遅延情報を目的変数とし、整数値バイアス、および受信機位置を説明変数に含む線形回帰方程式を構成する。 - 特許庁 - Brightness control circuits 100A to 100F are provided with a current digital-to-analog converter (DAC) 110 for receiving a digital code DIC to generate a control current CTO and an one-shot circuit 120 which is coupled to the current control DAC 110 to generate a pulse width modulated (PWM) signal PWM_out according to the control current CTO and a clock signal CLK.
本発明に係る輝度制御回路１００Ａ〜Ｆは、デジタルコードＤＩＣを受け取って、制御電流ＣＴＯを生成する電流デジタルアナログコンバータ（ＤＡＣ）１１０と、電流制御ＤＡＣ１１０に接続されて、制御電流ＣＴＯおよびクロック信号ＣＬＫに基づき、パルス幅変調（ＰＷＭ）信号ＰＷＭ＿ｏｕｔを生成するワンショット回路１２０とを有する。 - 特許庁 - A disk reproducing device for reproducing a disk in which data are recorded under CLV control comprises a CLV control part for performing CLV control, a speed comparator 2 for performing CAV control, a reference clock generation part 3, a change-over switch 4 for switching the CLV control and the CAV control, and a CPU 6 for performing the setting of a switching point of the change-over switch 4 and switching control.
ＣＬＶ制御にてデータが記録されたディスクを再生するディスク再生装置であり、ＣＬＶ制御を行うＣＬＶ制御部１と、ＣＡＶ制御を行う速度比較器２及び基準クロック発生部３と、ＣＬＶ制御とＣＡＶ制御とを切り換える切換スイッチ４と、切換スイッチ４の切り換えポイントの設定と切り換え制御とを行うＣＰＵ６とを有する。 - 特許庁 - When a frequency that the detection signal for synchronizing data is detected out of a periodical detection window produced on the basis of a recording channel clock, or a frequency not detected in the detection window becomes the predetermined threshold or more, the start of the recording is once stopped and the recording can be started from the more reliable state by doing over again the recording start operation.
このデータ同期用検出信号が、記録チャネルクロックを基に生成される周期的な検出ウィンドウの外に検出される回数または検出ウィンドウ内に検出されない回数が予め定められた閾値以上になったときに、記録の開始を一旦取り止め、再度記録開始動作をし直すことで、より確実な状態から記録を開始することができる。 - 特許庁 - A flip-flop circuit block 101 of fixed size is composed of a flip-flop 104 and a timing adjusting circuit 103 arranged in the clock signal input path of the flip-flop 104 and the distance L1 from an input terminal 102 to the timing adjusting circuit 103 and the distance L2 from the timing adjusting circuit 103 to the flip-flop 104 are held constant.
フリップ・フロップ１０４と、このフリップ・フロップ１０４のクロック信号入力経路に配置されたタイミング調整回路１０３とで一定のサイズのフリップ・フロップ回路ブロック１０１を構成し、入力端子１０２からタイミング調整回路１０３までの距離Ｌ１およびタイミング調整回路１０３からフリップ・フロップ１０４までの距離Ｌ２を一定に保つようにした。 - 特許庁 - The noise cancel circuit is equipped with an output buffer 20 which outputs a 1st binary signal capable of varying in synchronism with a clock signal 26 and an output buffer 21 which varies and outputs a 2nd binary signal when the 1st binary signal does not vary in the timing or outputs the 2nd binary signal without varying it when the 1st binary signal varies in the timing.
クロック信号２６に同期したタイミングで変化しうる第１の２値信号を出力する出力バッファ２０と、このタイミングにおいて第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、このタイミングにおいて第１の２値信号が変化する場合には第２の２値信号を変化させずに出力する出力バッファ２１と、を備える。 - 特許庁 - Namely, since a frequency detection means 12 for outputting the zero cross signal is arranged at a prestage of the main heating element shielding means 11 by using no zero cross signal for abnormality detection of the main heating element shielding means 11, the fixing double monitor circuit is constituted at low cost and a clock of fixed cycle is inputted in a noise elimination means 17.
すなわち、主発熱体遮断手段１１の異常検出にゼロクロスを使用しないことにより、ゼロクロス信号を出力する周波数検出手段１２を主発熱体遮断手段１１の前段に配置することができるので、安価なコストで定着二重監視回路を構成することができ、ノイズ除去手段１７に一定周期のクロックを入力することができる。 - 特許庁 - To provide a clock data recovery circuit wherein a gain of a voltage-controlled oscillator at phase comparison can be designed small by always carrying out the phase comparison and frequency comparison in parallel, a fast response of a PLL for phase synchronization can be designed, and voltage adjustment at a frequency comparator side can cope with even a case of occurrence of external temperature variations and power supply voltage fluctuations.
周波数比較と位相比較を常時並行して行い、位相比較時の電圧制御発振器のゲインを小さく設計できると共に、位相同期のためのＰＬＬの応答性も速く設計することができ、外部の温度変動や電源電圧変動が起こった場合でも周波数比較側の電圧調整で対応できるクロックデータリカバリ回路を得る。 - 特許庁 - An optical disk (100) is provided with a recording area where predetermined clock information (WBL) which is (i) included in a first frequency band that is definable by a first reference frequency (Fstd) and (ii) defined by a frequency that is an integral multiple of the first reference frequency is preformatted for recording the record data.
光ディスク（１００）は、記録データを記録するために、（i）第１基準周波数（Fstd）によって規定可能な（従来の再生機による自己相関関係に基づく検出方法では検出不可能な）第１周波数帯域に含まれると共に、（ii）第１基準周波数の整数倍である周波数によって規定される所定クロック情報（WBL）がプリフォーマットされる記録領域を備える。 - 特許庁 - Provided are the signed product sum computing element, including the capacitor 326 holding a voltage for an input signal, switches connected to both the ends of the capacitors 326 respectively and operable with the signal clock to switch the capacitor polarities, and a power source 329 connected to both the ends of the capacitor 326 through one of the switches, and the analog matched filter including the same.
入力信号に対する電圧を保持するキャパシタ３２６と、キャパシタ３２６の両端部にそれぞれ接続され、該キャパシタ極性を切り換えるよう信号クロックによって動作するスイッチと、該スイッチのうちのいずれかを介してキャパシタ３２６の両端部に接続されている電源３２９とを含んでなる符号付積和演算器およびこれを含むアナログマッチドフィルタを提供する。 - 特許庁 - A clock generating circuit 101 and a data storage circuit 102 are operated at a first power supply voltage VDD1 in an ordinary operation because of a closed switch 106, operated at a second power supply voltage VDD2 when needing storage of data during power interruption because of the opened switch 106 and the first power supply voltage VDD1 applied to a logic circuit 103 is interrupted.
クロック発生回路１０１およびデータ保持回路１０２は、通常動作時には、スイッチ１０６がオン状態にされて、第１の電源電圧ＶＤＤ１で動作し、電源遮断時にデータ保持を必要とする場合、スイッチ１０６がオフ状態にされて、第２の電源電圧ＶＤＤ２で動作し、論理回路１０３に供給される第１の電源電圧ＶＤＤ１は遮断される。 - 特許庁 - The node 20 includes: an update means 25 where information included in a slot corresponding to a node which receives optical signals is not checked and the information is updated to information which indicates the existence of optical signals; and a determination means 26 for operating in the same clock cycle as information update executed by the update means 25 and determining whether or not to transmit optical signals based on the information.
ノード２０は、光信号を受信するノードに対応したスロットに含まれる情報を確認することなく、当該情報を、光信号が存在することを示す情報に更新する更新手段２５と、更新手段２５が実行する情報の更新と同じクロック・サイクルで動作し、当該情報から光信号を送信するかを判断する判断手段２６とを含む。 - 特許庁 - The fuel cell vehicle further includes a power supply circuit 43 starting the ISU 40 when started by the alarm clock 46 to supply the power to the relay unit 36 when the scavenging execution determination unit 411 determines that scavenging is executed and not to supply the power to the relay unit 36 when the scavenging execution determination unit 411 determines that scavenging is not executed.
燃料電池車両はさらに、アラームクロック４６による起動時には、ＩＳＵ４０を起動して、掃気実行判断部４１１により掃気を行うと判断された場合にはリレー部３６に電力を供給し、掃気実行判断部４１１により掃気を行わないと判断された場合にはリレー部３６に電力を供給しない電力供給回路４３を備える。 - 特許庁 - In a recorder which carries out transfer control of a carriage by using a brushless DC motor 1314, the angle position of the motor is detected by an angle detection unit 1315, a commutation timing generating block 1323 generates a commutation timing signal according to the detected angle position, and a second commutation timing generating block 206 generates a commutation timing signal according to a reference clock.
ブラシレスＤＣモータ１３１４を用いてキャリッジの移動制御を行う記録装置において、角度検出部１３１５によってモータの角度位置を検出し、転流タイミング生成ブロック１３２３は、検出された角度位置に基づいて転流タイミング信号を生成し、第２の転流タイミング生成ブロック２０６は、基準クロックに基づいて転流タイミング信号を生成する。 - 特許庁 - A processing means obtains time from a clock means upon receiving a region identifier for identifying a predetermined region from an input means, receives information of a region corresponding to the received region identifier from the input means, and relates and stores a combination of the received region identifier and the obtained time, and information of the received region in a memory means.
処理手段は、所定の領域を識別する領域識別子を入力手段から受付けた際に、時計手段から時刻を取得し、受付けた領域識別子に対応する領域における情報を入力手段から受付けて、受付けた領域識別子及び取得した時刻の組合せと、受付けた領域における情報とを関連付けて記憶手段に記憶する。 - 特許庁
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