「code-bit」を含む例文一覧(1042)
＜前へ 1 2 .... 11 12 13 14 15 16 17 18 19 20 21 次へ＞- In an image encoding device 1, an encoding amount adding portion 18 accumulates an encoding amount of an arithmetic code D17 per bit plane encoded by an EBCOT portion 17, and an accumulated value is supplied to a control portion 19.
画像符号化装置１において、符号量加算部１８は、ＥＢＣＯＴ部１７で符号化されたビットプレーン毎の算術符号Ｄ１７の符号量を累積し、累積値を制御部１９に供給する。 - 特許庁 - An inverse orthogonal transform value just before integer processing that is a final stage to obtain a decoded pixel value is used for a decoded image signal used for generating a supplement information code attached to an irreversible bit stream 10.
非可逆ビットストリーム10に付加する充補情報の符号の生成に用いる復号画像信号として，復号画素値を求める最終段階である整数化処理直前の逆直交変換値を用いる。 - 特許庁 - The comparison section 53 compares the count denoting the valid code amount with the bit rate from a CPU interface 54 synchronously with the timing, when the signal GOP-END is received and provides an output of a signal Stuffing- value denoting the difference to a stuffing counter 55.
比較部５３は、信号GOP_ENDが入力されたタイミングに同期して、有効な符号量を示すカウント値と、CPUインタフェース５４からのビットレートとを比較し、その差を示す信号Stuffing_valueをスタッフィングカウンタ５５に出力する。 - 特許庁 - A demodulation unit 102 demodulates the base band signal in proper spread code/timing by each base station and by each path to provide an output of soft decision values expressing the same digital bit data even when the values differ from each other.
復調部１０２では、基地局ごとパスごとに適切な拡散符号・タイミングで復調することにより、値が異なっていても同一のディジタルビットデータを表現した軟判定値を出力するようになっている。 - 特許庁 - This method and device uses characteristics of the square Carnot mapping in QAM code set in order to reduce the number of distance calculation needed in determining log likelihood ratio on each bit in M-aryQAM modulated signals.
本方法と装置は、復調済記号内のビット各々に対する対数尤度比を求める際必要な距離演算数を低減するために、ＱＡＭ記号集合の平方カルノマッピングの特性を利用する。 - 特許庁 - To provide a code generating circuit which can convert binary codes into gray codes ata high speed and output it without adding latency to the binary codes, using a simple configuration for a multi-bit configuration, and to provide an image sensor.
多ビットの構成であっても、簡単な構成で、バイナリコードをグレイコードに高速に変換し、バイナリコードに対してレイテンシの追加なく出力することができる、コード生成回路およびイメージセンサを提供する。 - 特許庁 - A code amount control section performs rate control to cut off a part of the encoded data from the lower bit till obtaining desired noise removal effects for the encoded data obtained by applying encoding to the transform coefficient.
符号量制御部は変換係数に符号化を施して得られる符号化データに対して、所望のノイズ除去効果が得られるまで、当該符号化データの一部を下位ビットから切り捨てるレート制御を行う。 - 特許庁 - An image is shaped (step 604), a bit pattern is detected (step 605), a two-dimensional code is detected (step 606), and the identification information of the medium and position information in the medium are fetched (step 607) for storage (step 608).
また、画像を整形し(ステップ６０４)、ビットパターンを検出し(ステップ６０５)、２次元コードを検出し(ステップ６０６)、媒体の識別情報及び媒体内の位置情報を取り出し(ステップ６０７)、記憶する(ステップ６０８)。 - 特許庁 - The block consists of 12 sectors, when the block number is made "b_0b_1b_2b_3b_4b_5", the discrimination code can be made "00001", the position information bit string is made "0000b_0b_1b_2b_3b_4b_5" as a whole.
ブロックが１２セクタからなり、ブロック番号を“ｂ_０ｂ_１ｂ_２ｂ_３ｂ_４ｂ_５”とした場合に、識別コードは“００００１”とすることができ、位置情報ビット列は全体として“００００１ｂ_０ｂ_１ｂ_２１ｂ_３ｂ_４ｂ_５”とされる。 - 特許庁 - To intermittently output PCM(pulse code modulation) data even at a bit rate where the decode processing of only one channel is conventionally impossible in the reproduction of an encoded audio signal by a quick traverse operation, without enhancing the performance of an audio decoder.
マルチチャネルで符号化されたAudio信号の早送り再生において、Audioデコーダに対し通常の数倍の速度でAudio信号を入力していくとデコード処理が間に合わなくなり、音声をまったく出力できなくなる。 - 特許庁 - A transmission pulse train generator divides the time length Tc of one period of the transmission pulse train into divided time lengths T_IPP to the prescribed number N of integers, and generates the transmission pulse train loaded with bit information having a PN series code.
送信パルス列生成器は、送信パルス列１周期の時間長Ｔcを所定数の整数Ｎ個の分割時間長Ｔ_IPPに分割して、ＰＮ系列符号のビット情報を乗せた送信パルス列を生成する。 - 特許庁 - When the accumulated differential value is larger than the reference differential value D_n-1, a stuffing bit is added to the m-th picture frame of a processing object by a code amount obtained by subtracting the reference differential value D_n-1 from the accumulated differential value.
累積差分値が基準差分値Ｄ_ｎ−１より大きい場合には、累積差分値から基準差分値Ｄ_ｎ−１を減算した符号量だけ、処理対象のｍ番目のピクチャフレームにスタッフィングビットが付加される。 - 特許庁 - Concerning a video transmitting system based on MPEG standard, in the case of transmitting with a fixed bit rate, when the activity in input video is continuously increased, picture quality deterioration is generated by the generated code amount control.
ＭＰＥＧ規格に準拠した映像送信システムにおいて、固定ビットレートでの伝送を行う場合に、入力映像のアクティビティが増加し続けると、発生符号量制御によって画質劣化が生じてしまう。 - 特許庁 - More specifically, the selection circuit 154 outputs such information as the probability that a bit corresponding to the position where no code output exist is '0' or '1' is '1/2'.
すなわち、受信値及び事前確率情報選択回路１５４は、符号出力が存在しない位置に相当するビットが“０”であるか“１”であるかの確率が“１／２”であるものとするような情報を出力する。 - 特許庁 - To provide a biphase data error detection circuit which enables a receiving side to detect a data error without attaching an error code such as a parity bit to transmission data and which improves transmission efficiency in biphase data transmission.
バイフェーズデータ伝送において、パリティビット等の誤り符号を送信データに付加することなく受信側でデータエラー検出を可能にする伝送効率の改善されたバイフェーズデータエラー検出回路を提供する。 - 特許庁 - A third Gray code bit Q2 is obtained by delaying an output signal Q2o of an RDFF 4 with a selection circuit 21 and outputting it through an RDFF 33 to synchronize with the clock CLK.
第３ビットのグレイコードＱ２については、ＲＤＦＦ４の出力信号Ｑ２_Ｏを、選択回路２１によって遅延させ、ＲＤＦＦ３３を通してクロックＣＬＫに同期させて出力することで得られる。 - 特許庁 - To optimize data mapping of a balance code conversion table so that calculation of LLR (Log Likelihood Ratio) in which likelihood of each bit is reflected more appropriately is performed, in the case of adopting LDPC (Low Density Parity Check) to a hologram recording and reproducing system.
ホログラム記録再生システムにＬＤＰＣを適用した場合において、各ビットの尤度をより適正に反映したＬＬＲの計算が行われるようにバランス符号変換テーブルのデータマッピングを最適化する。 - 特許庁 - To provide a defective bit relieving device for a semiconductor memory and a method which generates a column relieving code when a Y line is defective in a wafer test and column-relieves a device having possibility of a defective Y line.
ウェハテストにおいてＹライン不良にしてカラム救済コードを発生し、Ｙライン不良になる可能性のあるデバイスをカラム救済する半導体記憶装置の不良ビット救済装置および方法を提供する。 - 特許庁 - A fail bit counter and a latch block counts the number of fail bits for data bits stored in a memory cell of a row selected in accordance with the fail flag signal, and stores a fail code indicating the number of fail bits being counted.
フェイルビットカウンタ及びラッチブロックは前記フェイルフラグ信号に応じて選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを貯蔵する。 - 特許庁 - To provide a method and circuit for reading a multilevel NAND flash memory cell where a gray code can be used by providing a first page buffer for storing higher order bits and a second page buffer for storing lower order bits on a bit line.
ビットラインに上位ビットを格納する第１ページバッファと下位ビットを格納する第２ページバッファを設け、グレーコードを用いることが可能なマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法及び回路を提供する。 - 特許庁 - When the abnormality is detected, abnormality reflection processing (abnormal bit is set ON) is applied to a FB status set in memory of the PLC (S5), and the identifier of status abnormality and status code for specifying the abnormality contents are stored (S6).
異常が検出された場合、ＰＬＣのメモリに設定されたＦＢステータスに異常反映処理（異常ビットをＯＮ）を行ない（Ｓ５）、ステータス異常の識別子と、異常内容を特定するステータスコードを保存する（Ｓ６）。 - 特許庁 - A CW length information extracting section 311 extracts information about a length of a bit stream of a code word (CW) (CW length) transmitted on the uplink and notifies a reception quality threshold setting section 312 of the CW length.
ＣＷ長情報抽出部３１１は上り回線において送信されるＣＷのビット系列の長さ（ＣＷ長）に関する情報を抽出し、受信品質しきい値設定部３１２に通知する。 - 特許庁 - A data transmitting apparatus includes a low-density parity check encoder for coding an input data by the low-density parity check code and a bit puncturer for puncturing holes, in the order of columns in which least performance degradation caused by puncturing in the low-density parity check code, according to a coding rate of an output data appears.
本発明に係るデータ伝送装置は入力データを低密度パリティ検査符号により符号化する低密度パリティ検査符号化器、及び出力データのコード率に基づき低密度パリティ検査符号のうち穿孔による性能劣化が最も少なく現れる列の順番通り穿孔を行なうビット穿孔器を含む。 - 特許庁 - The instruction processing device for successively executing the plurality of instructions of different lengths is equipped with: data buses 11-14 to transfer the instruction code of the maximum instruction length to the post stage at once; and a pointer control circuit 8 for adding a value to a pointer in accordance with an instruction length bit 6 added to the instruction code.
複数の異なった長さの命令を順次実行する命令処理装置において、命令長が最大の命令コードを１度に後段に渡せるだけの数のデータバス１１〜１４と、命令コードに付加された命令長ビット６に応じてポインタに値を加算するポインタ制御回路８を備える。 - 特許庁 - When the code error rate measuring apparatus 10 conducts a code error rate measurement test of an object 13 to be measured, the error detector 12 outputs the control signal on the basis of a result of bit error detection and automatically adjusts the amplitude of the test data signal, an offset voltage, and a phase relation between the test data signal and the clock signal.
符号誤り率測定装置１０は、被測定物１３の符号誤り率測定試験に際して、エラー検出器１２は、ビットエラーの検出結果に基づいた制御信号を出力し、テストデータ信号の振幅及びオフセット電圧、並びに、テストデータ信号とクロック信号との位相関係を自動調整する。 - 特許庁 - The designing method for the semiconductor integrated circuit generates specifications specifying the structure, specifications, etc., of required hardware and specifies the unused bit array in code data composed of a specific number of binary bits to generate an RTL description showing whether or not the respective bits of all required code data need to be compared.
本半導体集積回路の設計方法は、所要のハードウエアの構造及び仕様等を指定する仕様書を生成し、２値の所定数ビットから成るコードデータのうちの使用しないビット列を指定し、所要の全てのコードデータの各ビットに対する比較処理の必要性の有無を示すＲＴＬ記述を生成する。 - 特許庁 - The data of a character with edge of 12 bits are expressed by a code of 16 bits and stored in a ROM 108, and read to a decoder 110 through a ROM bus of 16 bits as a display data s108 when displayed, and the decoder 110 converts the 16-bit code into a character data s110 and the edge data s111 of 12 bits.
１２ドットの縁付き文字データを１６ビットのコードで表わしてＲＯＭ１０８に格納し、表示時に表示データｓ１０８として１６ビットのＲＯＭバスを通してデコーダ１１０に読み出し、デコーダ１１０により１６ビットのコードが１２ドットの文字データｓ１１０と縁データｓ１１１とに変換する。 - 特許庁 - Since a 16-bit code being a basic configuration of a PSC and an SSC generated from a code generating circuit 170 as inverse spread codes has a constant repetitive characteristic in positive bits and negative bits, each of 16-sets of the arithmetic circuits can apply correlation processing to received data respectively deviated by one chip.
コード発生回路１７０が逆拡散コードとして発生するＰＳＣ及びＳＳＣの基本構成である１６ビットコードは、正極性のビットと負極性のビットとの繰り返し特性が一定であるので、１６個の演算回路それぞれにおいて１チップずらした受信データに対して相関処理を行うことができる。 - 特許庁 - In comparison with a performance curve of an encoding apparatus using FIR-IIR interleavers of the same outer code output bit stream connected to the inner code FIR component, among the performance curves of encoding apparatuses using 1:4:1 divided interleavers, the optimal performance curve is a curve having a sufficiently excellent SNR in the case of falling.
内符号ＦＩＲ成分に接続する外符号出力ビット系列の同じＦＩＲ−ＩＩＲインターリーバを用いた符号化装置の性能曲線と比較し、１：４：１分割インターリーバを用いた符号化装置の性能曲線のうちの最適な性能曲線は落ち際のＳＮＲが十分に良い。 - 特許庁 - Inside the instruction code of a fixed length instruction form, at least an operation code field specifying operation contents to the nibble field which is a bit field smaller than the unit size of allocating an address to the address space, an offset field specifying an offset to the nibble field and an immediate data field specifying a source operand are provided.
固定長命令形式の命令コード内に、少なくとも、アドレス空間へアドレスを割当てる単位サイズよりも小さいビットフィールドであるニブルフィールドに対する操作内容を指定するオペコードフィールド及びこのニブルフィールドに対するオフセットを指定するオフセットフィールド、ソースオペランドを指定するイミディエイトデータフィールドを設ける。 - 特許庁 - The statistic multiplex system 1 has image coders 2i that code program data, a multiplexer 4 that multiplexes the output data of the image coders 2i and a controller 3 that sets a target bit rate to the image coders 2i as a target generating code amount per unit time.
統計多重システム１は、複数の番組データを符号化する複数の画像符号化装置２_iと、各画像符号化装置２_iの出力データを多重化する多重化装置４と、各画像符号化装置２_iに対して単位時間当たりの目標発生符号量としての目標ビットレートを設定するコントローラ３とを有している。 - 特許庁 - To provide a high quality and high speed optical communication system for avoiding occurrence of error floor by making error correction on a number of residual errors caused by soft decision decoding of an inner code in accordance with an outer code for suppressing an increase in a transmission rate even on a transmission line where a higher bit error may occur.
より高いビット誤りが生じる伝送路においても、内符号の軟判定復号による多くの残留エラーを、伝送速度の上昇を抑えることが可能な外符号により誤り訂正することで、エラーフロアの発生を回避し、高品質で高速な光通信システムを提供することを目的とする。 - 特許庁 - A code conversion circuit 100 provided by column captures the redundant binary codes respectively outputted from the recursive ADCs in the order from a high order digit, gathers the redundant binary codes by two digits, respectively converts them to the 3-bit binary codes of a code system with low redundancy, and stores them in the storage unit 210.
カラム毎に設けられた符号変換回路１００は、巡回型ＡＤＣから各々出力される冗長２進符号を上位桁から順に取り込み、冗長２進符号を２桁ずつまとめて冗長度の低い符号体系の３ビットの２進符号に各々変換し、記憶ユニット２１０に記憶させる。 - 特許庁 - The error correction circuit 26 detects an error position in the code word and generates error detection data indicating the error position by applying error correction processing to the sequence of the code word read from the memory cell of cross regions of the selected word line and bit line out of memory cells CL through the bit line, and generates error correction data by correcting information bits at the detected error position.
誤り訂正回路２６は、メモリセルＣＬのうち選択されたワード線およびビット線の交差領域のメモリセルからビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する。 - 特許庁 - When distortion slope is calculated at the processing block 103, a monotone decreasing function is introduced and such a distortion slope as lowering the significance of a code of high order bit plane relatively is employed so that truncation amount of a code block including a coefficient of large absolute value is increased but truncation amount of other code block is decreased thus attaining rate control of good subjective image quality.
処理ブロック１０３におけるディストーションスロープの計算の際に単調減少の関数を導入し、上位ビットブレーンの符号の重要度を相対的に下げるようなディストーションスロープとすることにより、絶対値大きい係数が含まれるコードブロックのトランケーション量を増加させ、そうでないコードブロックのトランケーション量を減少させることにより、主観画質の良好なレート制御を可能とする。 - 特許庁 - To provide a code generation and arrangement method providing a high efficiency from the standpoint of recording density by using a short codeword bit as the length of a main conversion codeword and having higher DC suppression capability of a code stream by arranging a codeword to maintain the DC suppression capability of the code stream even in the case of replacing a codeword with other codeword without satisfying a run length condition between codewords.
短いコードワードビットを主変換コードワード長さとして使用することにより記録密度側面にて高い効率性を提供し、またコードワード間にランレングス条件を満足せずにコードワードを他のコードワードに代える場合にもコード列のＤＣ抑圧能力を保持すべくコードワードを配することによりコード列の優秀なＤＣ抑圧能力を備えるコードワード生成及び配置方法を提供する。 - 特許庁 - To provide bit interleaver and de-interleaver apparatus, methods and processor control code for use in MIMO (Multiple-input multiple-output) communications systems, in particular MIMO systems employing OFDM (orthogonal frequency division multiplexing).
本発明は、ＭＩＭＯ（マルチ入力マルチ出力）通信システム、とりわけＯＦＤＭ（直交周波数分割多重）を採用したＭＩＭＯシステムにおいて使用されるビットインタリーバ及びデインタリーバの装置、方法及びプロセッサ制御コードに関する。 - 特許庁 - Expression range as an address value is expanded by representing a 'second' which is a 16-bit binary code by using minute information, second information and frame information in sub-codes or wobbling grooves as a disk recording medium of a CD format.
ＣＤフォーマットのディスク記録媒体として、サブコード又はウォブリンググルーブにおける分情報、秒情報、フレーム情報の領域を用いて、１６ビットバイナリコードで「秒」を表現することで、アドレス値としての表現範囲を拡張する。 - 特許庁 - When an analog input signal Vin has a feature of EYE pattern, a reference voltage generating circuit 21 outputs (m) ((m) is an integer of ≥2) reference voltages having different voltage values respectively corresponding to the bit accuracy of a digital code Dout'.
アナログ入力信号ＶinがＥＹＥパターンの特徴を有する場合、基準電圧発生回路２１は、各々異なる電圧値を有し、デジタルコードＤout’のビット精度に応じたｍ（ｍは２以上の整数）個の基準電圧を出力する。 - 特許庁 - The PN code generating circuit 2 includes a coding circuit 20, a register 21, an error correction/detection circuit 22 and a linear circuit 23, and part of a plurality of bit parallel outputs from the linear circuit 23 is fed back to the coding circuit 20.
ＰＮ符号発生回路２、６は、符号化回路２０、レジスタ２１、誤り訂正／検出回路２２及びリニア回路２３を含み、このリニア回路２３からの複数ビットパラレル出力の一部を符号化回路２０へフィードバックして構成する。 - 特許庁 - To divide data expressing digital video signals into plural channels and to enable multiple transmissions by using a transmitting system, with which the data of 8 bit word strings containing the word synchronizing data of a determined code are converted to serial data and sent out.
定められたコードのワード同期データを含む８ビットワード列データがシリアルデータに変換されて送出される伝送方式をもって、ディジタル映像信号をあらわすデータを複数チャンネルに分割して多重伝送できるものとする。 - 特許庁 - Structure is imposed on the LDPC code by restricting a portion of the parity check matrix to be lower triangular and/or satisfying other requirements such that communication between bit nodes and check nodes of a decoder (305) is simplified.
パリティチェック行列の一部を低位三角に制限することにより、および／または他の要求を満足させることにより、構造がＬＤＰＣコードに課され、これによりデコーダ（３０５）のビットノードとチェックノードとの間の通信が簡単化される。 - 特許庁 - To obtain a timing reproduction device which reproduces processing timing for highly accurately demodulating transmitted data, in a receiving device of a spread spectrum communication system wherein a bit cycle of the transmission data and a spreading code cycle are in a non-integer multiple relation.
伝送データのビット周期と拡散コード周期が非整数倍の関係にあるスペクトラム拡散通信システムの受信装置において、伝送データを高精度に復調するための処理タイミングを再生するタイミング再生装置を得ること。 - 特許庁 - When the result of the determination indicates an error, the decoded shortest code is corrected, so that, a bit error rate is improved for a distorted signal as compared with a normal signal detection by maximum-likelihood decoding.
そして判定結果として、誤りであるとされた場合は、復号された最短符号の修正を行うことにより、歪のある信号に対して通常の最尤復号による信号検出よりもビット誤り率を改善する。 - 特許庁 - A controller 5 generates additional information related to the photographing on the basis of basic information using a moving image or a still image stored in a bit map image database 7 by a sub-code block 2 in the video reproduction device.
本発明の映像再生装置において、コントローラー５は、サブコードブロック２により撮影に関連する付加情報を、ビットマップ画像データベース７に記憶された動画像または静止画像を用いた基礎情報に基づいて生成する。 - 特許庁 - A fourth Gray code bit Q3 is obtained by delaying an output signal Q3o of an RDFF 5 with an AND circuit 11 and a selection circuit 22 and outputting it through an RDFF 34 to synchronize with the clock CLK.
第４ビットのグレイコードＱ３については、ＲＤＦＦ５の出力信号Ｑ３_Ｏを、ＡＮＤ回路１１及び選択回路２２によって遅延させ、ＲＤＦＦ３４を通してクロックＣＬＫに同期させて出力することで得られる。 - 特許庁 - To provide a signal transmission method in a communication system that provides a couple of turbo codes having the same performance generated from one information bit sequence by changing output sequence of signals from a turbo code generator and to provide its system.
ターボコード発生機の出力順を変化させて一つの情報ビットシーケンスから生成され、同一性能を有する一対のターボコードを提供する通信システムの信号伝送方法及びそのシステムを提供すること。 - 特許庁 - The speech signal is encoded to a set of a code bit by digitizing the speech signal, and sequence of a digital speech sample divided to the sequence of a frame is obtained, and respective frames are spanned to plural digital speech samples.
音声信号は、その音声信号をデジタル化することによって符号ビットの集合に符号化されて、フレームのシーケンスに分割されたデジタル音声サンプルのシーケンスが得られ、フレームの各々は複数のデジタル音声サンプルにスパンしている。 - 特許庁 - The FSK modulator is provided with a coding logic that generates M/2 sets of gray code signals on the basis of (N-1)-bit control signal, (M is the number of frequency shifts, N is a positive integer, and M=2N) and with M/2 sets of switching oscillation circuits.
本発明のFSK変調器は、(N-１)ビットの制御信号に基づいてM/２個のグレー・コード信号を発生する(Ｍは周波数偏移の数、Ｎは正整数、Ｍ＝２^^Ｎ)符号化ロジックと、M/２個のスイッチング発振回路とを備えている。 - 特許庁 - When a digital signal to be modulated is supplied from a code generator 1, a bi-directional shift register 2 operates the cyclic shift of a 16 bit column stored in its own device to a direction decided by the logical value of the supplied digital signal.
双方向シフトレジスタ２は、符号発生器１から変調対象のディジタル信号を供給されると、自己が記憶する１６ビットのビット列を、供給されたディジタル信号の論理値により決まる方向に循環シフトする。 - 特許庁
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