「connected node」を含む例文一覧(1658)
＜前へ 1 2 .... 10 11 12 13 14 15 16 17 18 .... 33 34 次へ＞- The input circuit comprises an input terminal for receiving an input signal, output terminal for outputting an output signal, node connected to the input terminal, a terminating resistor connected between the node and a ground, a potential shift element connected to the node and the output terminal, a potential source for supplying a predetermined potential, and a current source connected between the potential source and the output terminal.
入力回路は、入力信号を受け取る入力端子と、出力信号を出力する出力端子と、入力端子に接続されるノードと、ノードとグランドとの間に接続される終端抵抗と、ノードと出力端子との間に接続される電位シフト素子と、所定の電位を供給する電位源と、電位源と前記出力端子との間に接続される電流源とから構成される。 - 特許庁 - The differential amplifier circuit (2) preferably includes a first output node (N1) for supplying the amplifier signal to the output circuit, and a second output node (N2) disposed in a positional symmetrical to the first output node (N1) and connected to the load (4).
差動増幅回路（２）は、増幅信号を出力回路に供給する第１出力ノード（Ｎ１）と、第１出力ノード（Ｎ１）と対称な位置に設けられ、負荷（４）に接続される第２出力ノード（Ｎ２）とを備えていることが好ましい。 - 特許庁 - This initialization circuit is composed of a capacitance element (2) connected to an output node of the level conversion circuit (960) pulling up voltage of an output node, and a latching circuits (3, 4) latching voltage level of the output node when applying a power supply voltage.
この初期化回路は、たとえば、レベル変換回路（９６０）の出力ノードに接続され、電源投入時この出力ノードの電圧をプルアップする容量素子（２）と、この出力ノードの電圧レベルをラッチするラッチ回路（３，４）で構成する。 - 特許庁 - On the occurrence of a bus reset due to a change in number of nodes connected to a network in a step S1, this information processor reads a node unique ID of each node in a step S3, and generates an HTML document on the basis of the read node unique ID in a step S4.
ステップＳ１において、ネットワークに接続されているノード数が変化することにより、バスリセットが発生した場合、ステップＳ３において、各ノードのノードユニークIDを読み出し、ステップＳ４において、読み出したノードユニークIDを基に、HTMLドキュメントを作成する。 - 特許庁 - The navigation apparatus 2, on the basis of the coordinate information of the via node and the coordinate information of the supplementary point transmitted from the server apparatus 1, identifies the via node and a road link connected to the via node by an identification number of a map database 213.
ナビゲーション装置２は、サーバ装置１から送信された経由ノードの座標情報と補足地点の座標情報とに基づき、経由ノードおよび経由ノードに接続する道路リンクを、地図データベース２１３の識別番号によって同定する。 - 特許庁 - A virtual node is constructed on a different communication terminal in an environment in which the networks configured by the IEEE1394 buses are connected by the different network, and an actual node is controlled by transmitting and receiving a command to/from the virtual node.
ＩＥＥＥ１３９４バスで構成されるネットワーク間をその他のネットワークで接続した環境で、その他の通信用端末上に仮想のノードを構成し、仮想ノードに対してコマンドを送受信することにより実際のノードを制御する。 - 特許庁 - The sample-and-hold circuit comprises: a sampling capacitor Cs having one end connected to a first node N1; a main transistor TM disposed between the first node N1 and a second node N2; and a sub transistor TS disposed in parallel with the main transistor TM.
サンプル・ホールド回路は、一端が第１のノードＮ１に接続されるサンプリング用キャパシターＣｓと、第１のノードＮ１と第２のノードＮ２の間に設けられるメイントランジスターＴＭと、メイントランジスターＴＭと並列に設けられるサブトランジスターＴＳと、を含む。 - 特許庁 - To provide an interconnection architecture between an MS-SP (multiplexed section share protection) ring network and an SNCP ring network by means of the 'dual node and bridge and switch' architecture through a primary interconnection node M and a secondary interconnection node N connected by an optical fiber span.
光ファイバスパンによって接続された１次相互接続ノードＭと２次相互接続ノードＮとを介して、「デュアルノードおよびブリッジアンドスイッチ」アーキテクチャでＭＳ−ＳＰリングネットワークとＳＮＣＰリングネットワークの間に相互接続アーキテクチャを提供すること。 - 特許庁 - The page buffer circuit includes a cache latch circuit including first and second cache latch nodes, a switch circuit for selectively connecting the second cache latch node to the latch input node, and a shared sense circuit connected between the latch input node and a reference potential.
ページバッファ回路はまた、第１及び第２キャッシュラッチノードを含むキャッシュラッチ回路と、ラッチ入力ノードに第２キャッシュラッチノードを選択的に連結するスィッチ回路と、ラッチ入力ノードと参照電位との間に連結された共有感知回路を含む。 - 特許庁 - In each memory cell column, a bit line BL is connected with data buses DBa and DBb respectively through a drive switch at a node Na corresponding to one end side and a node Nb corresponding to the other end side, and connected with a reversed phase data bus/WDB through the drive switch in an intermediate node Nm.
各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍにおいて、駆動スイッチを介して逆相データバス／ＷＤＢと接続される。 - 特許庁 - The level shifter is privided with: a hold circuit 10 composed of an inverter comprising transistors P7, N5 connected between an internal node n3 and a ground potential GND; and an inverter comprising transistors P8, N6 connected between an internal node n4 and a ground potential GND, wherein signals of node n1, n2 are held by connecting these inverters in a loop shape.
内部ノードｎ３と接地電位ＧＮＤの間に接続されたトランジスタＰ７，Ｎ５によるインバータと、内部ノードｎ４と接地電位ＧＮＤの間に接続されたトランジスタＰ８，Ｎ６によるインバータで構成される保持回路１０を設け、これらのインバータをループ状に接続することにより、ノードｎ１，ｎ２の信号を保持する。 - 特許庁 - The shift register includes: a transistor Q1 for supplying a clock signal CLK of a first clock terminal CK1 to an output terminal OUT; a transistor Q5 connected between a node N1 which is a gate node of the transistor Q1, and a second clock terminal CK2; and a transistor Q9 connected between the node N1 and an input terminal IN.
シフトレジスタは、第１クロック端子ＣＫ１のクロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、当該トランジスタＱ１のゲートノードであるノードＮ１と第２クロック端子ＣＫ２との間に接続するトランジスタＱ５と、ノードＮ１と入力端子ＩＮとの間に接続するトランジスタＱ９を備えている。 - 特許庁 - The memory cell includes a breakdown transistor M0 having its gate connected to a program wordline WP, and a write transistor M1 connected in series at a sense node to the breakdown transistor.
このメモリセルは、ゲートをプログラムワード線ＷＰと接続された降伏トランジスタＭ０と、降伏トランジスタとセンスノードで直列に接続された書き込みトランジスタＭ１と、を具備する。 - 特許庁 - TRs Q3, Q4 configure a current mirror, an emitter of the TR Q3 is connected to the node ND1, and an emitter of the TR Q4 is connected to ground via a resistive reception R3.
トランジスタＱ３とＱ４によりカレントミラーを構成し、トランジスタＱ３のエミッタはノードＮＤ１に接続し、トランジスタＱ４のエミッタは抵抗素子Ｒ３を介して接地する。 - 特許庁 - A base of the transistor 3 of the constant current source is connected to a bias terminal 24, and a base of the transistor 4 of the gain control section is connected to a node N3 between the resistors 9 and 10.
定電流源のトランジスタ３のベースはバイアス端子２４に接続され、利得制御部のトランジスタ４のベースは抵抗９，１０の間のノードＮ３に接続されている。 - 特許庁 - One end of a DC blocking resonance reactance part 1 is connected to a circuit node point A, and the other end is connected to an AC terminal 2I of a reverse-series connection diode circuit 2.
直流遮断共振リアクタンス部１の一端は回路節点Ａに接続され、他端は逆直列接続ダイオード回路２の交流端子２Ｉに接続される。 - 特許庁 - For instance, a variable capacitor Cval attained by using a MOS transistor or the like is connected between a node N1 to which an antenna ANT is connected and a ground voltage GND.
例えば、アンテナＡＮＴが接続されるノードＮ１と接地電圧ＧＮＤとの間に、ＭＯＳトランジスタ等を用いて実現される可変コンデンサＣｖａｌを設ける。 - 特許庁 - The transistor QN5 has a source and a drain that are connected to a read word line XRWL1 and a read bit line RBL1, and a gate that is connected to a storage node n1.
トランジスタＱＮ５は、ソースとドレインがリードワード線ＸＲＷＬ１とリードビット線ＲＢＬ１に接続されており、ゲートが記憶ノードｎ１に接続されている。 - 特許庁 - Furthermore, a transistor 13 comprising a collector connected with the pad, a base connected with the node of the first diode 11 and the resistor 14, and a grounded emitter is provided.
また、パッドに接続されたコレクタと、第１のダイオード１１と抵抗１４とのノードに接続されたベースと、接地されたコレクタと、から構成されたトランジスタ１３を設ける。 - 特許庁 - A transistor N10 is connected between a tangent line node ND1 connected to a memory cell array MCA and a resistor R1 constituting a voltage detecting circuit VDC.
メモリセルアレイＭＣＡに接続される接続ノードＮＤ１と、電圧検出回路ＶＤＣを構成する抵抗Ｒ１の相互間には、トランジスタＮ１０が接続されている。 - 特許庁 - In the ferroelectric capacitors C11 and C12, first electrodes are commonly connected to the node N and second electrodes are connected to plate lines PL1 and PL2 respectively.
強誘電体キャパシタＣ１１，Ｃ１２は、第１の電極がノードＮに共通に接続され、第２の電極がプレート線ＰＬ１，ＰＬ２にそれぞれ接続されている。 - 特許庁 - The comparator 30 also includes a plurality of TR pairs that are connected in series between the output node and ground in a way that the source of a 1st TR and the drain of a 2nd TR of each TR pair are connected.
第１トランジスタのソースと第２トランジスタのドレインとをつながれた形で出力ノードとアースとの間に直列接続されたトランジスタ対を複数個含む。 - 特許庁 - The differential signal is also amplified with a gain corresponding to the resistance value between one interconnection node and another interconnection node, among the interconnection nodes N101 to N106 connecting the plurality of the resistors 8 to 14, connected to the output node pair (N21, N22) via the switch elements, and outputted from the output node pair (N21, N22).
抵抗８〜１４の相互接続ノードＮ１０１〜Ｎ１０６のうちスイッチ素子によって出力ノード対（Ｎ２１，Ｎ２２）に接続される一の相互接続ノードと他の一の相互接続ノードとの間の抵抗値に応じたゲインで上記差動信号が増幅されて出力ノード対（Ｎ２１，Ｎ２２）から出力される。 - 特許庁 - An integrated circuit 1 in one embodiment includes a circuit in which a first spin transistor 2 having a V_low node 22 and an output node 23 whose magnetization directions are mutually the same and a second spin transistor 3 having a V_high node 32 and an output node 33 whose magnetization directions are mutually opposite are connected in series.
実施形態の集積回路１は、磁化方向が互いに同じ方向となるＶ_ｌｏｗノード２２と出力ノード２３を有する第１のスピントランジスタ２と、磁化方向が互いに相反する方向となるＶ_ｈｉｇｈノード３２と出力ノード３３を有する第２のスピントランジスタ３と、を直列に接続した回路を含む。 - 特許庁 - An optical transmission system composed of a transmission node 14a-14d which transmits an optical signal, a common optical path 1 which transmits the optical signal from the transmission node, a reception node 15a-15d which receives the optical signal from the common optical path and a transmission control part 12 which is connected to each transmission and reception node.
この光伝送システムは、光信号を送信する送信ノード１４ａ〜１４ｄ、送信ノードからの光信号を伝送する共通導光路１、共通導光路からの光信号を受信する受信ノード１５ａ〜１５ｄ、および各送信ノードおよび受信ノードに接続される伝送制御部１２を備える。 - 特許庁 - In the distributed processing system for transferring a task under execution on a certain node to the other node, the node of the transmitting source has a virtual device driver for making the external device connected through a network transparently usable, and when the task is transferred, the virtual device driver is also transferred to the node of the transfer destination.
あるノード上で実行中のタスクを他のノードへ移送可能な分散処理システムにおいて、移送元のノードは、ネットワークを介して接続された外部装置を透過的に利用可能とするための仮想デバイスドライバを有しており、タスクを移送する際に、この仮想デバイスドライバも移送先のノードへ移送する。 - 特許庁 - A trouble information message having the trouble detection time set as time information is sent from a control node connected to a communication node which detects the trouble to a neighboring control node, and the control node having received the trouble information message locates a trouble point from the time information of the trouble information message.
障害を検出した通信ノードに接続されたコントロールノードから障害を検出した時刻を時刻情報として設定した障害情報メッセージを隣接するコントロールノードに送信し、障害情報メッセージを受信したコントロールノードで前記障害情報メッセージの時刻情報から障害点を特定する - 特許庁 - A fixed quantity each of the program group is read from a storage medium in which the program group is stored at one certain node by utilizing communication equipment connected to each node, the data are broadcasted to the whole nodes by using the communication equipment, and each node receives the data and parallelly installs the same program group by writing the program group in its own node.
各ノードに接続している通信装置を利用し、ある１つのノードでプログラム群が格納されている記憶媒体からプログラム群を一定量ずつ読み込み、そのデータを通信装置を使い全ノードにブロードキャストし、各ノードはそのデータを受信し、自ノードのディスクに書き込むことで同一プログラム群を並列にインストールする。 - 特許庁 - In the communication system wherein a plurality of nodes are bus-connected, and the multiple access is adopted, each node starts transmission of frames in a preset transmission timing unique to each node at bus start and a node starting the frame just before the collision is determined as the faulty node on the occurrence of the frame collision.
複数のノードがバス接続され、マルチプル・アクセスが採用された通信システムにおいて、各ノードは、バス起動時に、予め設定された各ノード固有の送出タイミングでフレームの送出を開始するようにし、フレーム衝突発生時には、衝突が検知される直前にフレーム送出を開始したノードを故障ノードと特定する。 - 特許庁 - A control method of such a static random access memory (SRAM) cell is provided that an anti-parallel storage circuit storing a logic high level or a logic low level is included across a true node and a complementary node, and the true node and the complementary node are connected respectively to a true bit line (BLT) and a complementary bit line (BLC) by first and second transistors.
真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの制御方法が提供される。 - 特許庁 - The intermediate stage circuit 200 includes floating constant current sources MP22 and MN22 connected to a node N1, a transistor MP23 in which a bias voltage is supplied to a gate, and a constant current source MP21 connected to the node N1 through the transistor MP23.
中間段回路２００は、ノードＮ１に接続される浮遊定電流源ＭＰ２２及びＭＮ２２と、バイアス電圧がゲートに供給されるトランジスタＭＰ２３と、トランジスタＭＰ２３を介してノードＮ１に接続される定電流源ＭＰ２１とを備える。 - 特許庁 - A first common node N11 is connected to a first set line SET1 to which read-out voltage is applied, a second common node N12 is connected to a first set line SET1 and a gate electrode of a first read-out transistor Q16.
第１の共通ノードＮ１１は、読み出し電圧が印加される第１のセット線ＳＥＴ１に接続され、第２の共通ノードＮ１２は、第１のリセット線ＲＳＴ１及び第１の読み出しトランジスタＱ１６のゲート電極に接続されている。 - 特許庁 - The work queuing device has a communication processor node, which receives the work request and broadcasts the work request to mutually connected work processor nodes connected to the communication processor node through, for example, a common bus network.
ワークキューイング装置は通信プロセッサノードを有し、該通信プロセッサノードはワークリクエストを受信し、該通信プロセッサノードに接続され、かつ相互接続された複数のワークプロセッサノードに対し、例えばコモンバスネットワークを介して該ワークリクエストの同報通信を行う。 - 特許庁 - An HS current driver (transmission circuit) 50 included in a data transfer control unit comprises a current source 70 connected between a first power supply AVDD and a node ND and switching elements SW1 to SW3 whose one ends are connected to the node ND.
データ転送制御装置に含まれるＨＳカレントドライバ（送信回路）５０は、第１の電源ＡＶＤＤとノードＮＤとの間に接続された電流源７０と、ノードＮＤに一端が接続されたスイッチ素子ＳＷ１〜ＳＷ３とを含む。 - 特許庁 - To a series circuit comprising a resistor 5, NPN 6, 7, and a resistor 8 connected in series between a node N1 and grounding potential GND, a PMOS13 is connected in parallel thereto and the conduction state of the PMOS13 is controlled by the potential of a node N2.
ノードＮ１と接地電位ＧＮＤの間に直列に接続された抵抗５、ＮＰＮ６，７及び抵抗８による直列回路に対して、ＰＭＯＳ１３を並列に接続し、このＰＭＯＳ１３の導通状態をノードＮ２の電位で制御する。 - 特許庁 - The first comparison circuit 1 has one input connected to a node N12 of the plurality of resistances of the first resistance group R1-R3, and the other input connected to a node N22 of the plurality of resistances of the second resistance group R1-R3.
第１の比較回路１は、第１の抵抗群Ｒ１〜Ｒ３の複数の抵抗の途中Ｎ１２に一方の入力を接続され、第２の抵抗群Ｒ１〜Ｒ３の複数の抵抗の途中Ｎ２２に他方の入力を接続されている。 - 特許庁 - Alternatively, the switching processing part 13 requires the terminal processing part 15 to separate a part of a device, which is connected to its own device as a child node, and the terminal processing part 15 separates the part of the device connected as the child node to the own device.
或いは、切替処理部１３は、端末処理部１５に対して自装置に子ノードとして接続されている装置の一部を切り離すように要求し、端末処理部１５は自装置に子ノードとして接続されている装置の一部を切り離す。 - 特許庁 - In the sense amplifier 104, a P type transistor P3 for driving is connected between a P type transistor P1 for amplification and a second node 2, and an N type transistor N3 for driving is connected between an N type transistor N1 for amplification and a first node 2.
また、このセンスアンプ１０４は、増幅用Ｐ型トランジスタＰ１と第２ノード２との間に駆動用Ｐ型トランジスタＰ３を接続すると共に、増幅用Ｎ型トランジスタＮ１と第１ノード２との間に駆動用Ｎ型トランジスタＮ３を接続している。 - 特許庁 - The network system has a plurality of partial networks each of which is an independent network, and a connection network for communicating the plurality of partial networks to each other, wherein a connection node is connected to each of the partial networks and the connection node is also connected to the connection network.
独立したネットワークである複数の部分ネットワークと、それら複数の部分ネットワークを相互に接続する接続ネットワークとを有し、各部分ネットワークには接続ノードが接続され、当該接続ノードは接続ネットワークにも接続される。 - 特許庁 - The common node C1 of the unit circuit B1 and the common node C2 of the unit circuit B2 are connected to a common connection point C11 in common, and an output terminal OUT is connected to the common connection point C11 through a thin film resistance R1.
そして、単位回路Ｂ１の共通ノードＣ１と単位回路Ｂ２の共通ノードＣ２とが共通接続点Ｃ１１に共通接続され、この共通接続点Ｃ１１に薄膜抵抗Ｒ１を介して出力端子ＯＵＴが接続されてなる。 - 特許庁 - In the sense amplifier 104, a P type transistor P2 for driving is connected between a P type transistor P0 for amplification and a first node 1, an N type transistor N2 for driving is connected between an N type transistor N0 for amplification and the first node 1.
このセンスアンプ１０４は、増幅用Ｐ型トランジスタＰ０と第１ノード１との間に駆動用Ｐ型トランジスタＰ２を接続すると共に、増幅用Ｎ型トランジスタＮ０と第１ノード１との間に駆動用Ｎ型トランジスタＮ２を接続している。 - 特許庁 - A ferroelectric transistor has a ferroelectric film at a gate insulation film, one side of source/drain is connected to a plate line, the other side of source/drain and a well are connected to a connection node, and a gate is connected to a drive line.
強誘電体トランジスタは、ゲート絶縁膜に強誘電体膜を有し、ソース／ドレインの一方がプレート線に接続され、ソース／ドレインの他方およびウエルが接続ノードに接続され、ゲートがドライブ線に接続されている。 - 特許庁 - The emitter node of the differential pair drives a current steering TR, which is connected to a constant current source.
差動対のエミッタ・ノードが電流ステアリング・トランジスタを駆動し、一方電流ステアリング・トランジスタは定電流源に接続されている。 - 特許庁 - To make an on-vehicle gateway device surely recognize an on-vehicle unit (ECU) connected to a communication network as a node.
通信ネットワークにノードとして接続されている車載機器（ＥＣＵ）を車載ゲートウェイ装置が確実に認識できるようにする。 - 特許庁 - An output node is divided into two (nodes A and B) while separating the current path of the transistor N1A whose gate is connected to the VCC.
出力ノードはゲートがＶＣＣに接続されたトランジスタＮ１ａの電流通路を隔てて２つ（ノードＡ，Ｂ）に分かれている。 - 特許庁 - A node N_B in the hysteresis circuit 10 is connected to an input terminal of a displacement detection section 14 of a transmission control unit 12.
このヒステリシス回路１０内のノードＮ_Bは、伝送制御部１２の変位検出部１４の入力端子に接続されている。 - 特許庁 - A HNB-GW 4a is connected between a CN 5 and an HNB (Home Node B) 2, and communicates with a UE (User Equipment) 10 via the HNB 2.
ＨＮＢ−ＧＷ４ａは、ＣＮ５とＨＮＢ２との間に接続され、ＨＮＢ２を通じてＵＥ１０と通信する。 - 特許庁 - The CPU 11 is connected, with its input terminal 12, to a busy terminal 12 of a node 10b via an HS bit line 10e.
ＣＰＵ１１は、その入力端子１２にて、ＨＳビットライン１０ｅを介しノード１０ｂのビジー端子１２に接続されている。 - 特許庁 - The respective node stations 34-1 to 34-N are respectively connected to the optical fiber lines 32a and 32b by 2×2 photocouplers 52 and 54.
各ノード局３４−１〜３４−Ｎは２×２の光カップラ５２，５４でそれぞれ光ファイバ線路３２ａ，３２ｂに接続する。 - 特許庁 - According thereto, a transistor 17 turns on, a power source node Nd is electrically connected to a ground voltage GND, so that a discharge is performed.
これに伴い、トランジスタ１７がオンして電源ノードＮｄは接地電圧ＧＮＤと電気的に結合されて放電される。 - 特許庁
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